集成电路制造工艺技术现状与发展趋势

半导体制造工艺与设备　电子工业毫用设备　１Ｄ　集成电路制造工艺技术现状　与发展趋势　周哲１，付丙磊　，王栋　，颜秀文　，高德平　，王志越　（１．中电科电子装备集团有限公司，北京１０００７０；　２．中国电子科技集团公司第四十八所，湖南长沙４１０１　１　１）　摘　要：对当前集成电路制造工艺的主要挑战、研究现状进行了综述，并对其发展趋势进行了　展望。　关键词：集成电路；摩尔定律；特征尺寸；制造工艺　中图分类号：ＴＮ４０５　文献标识码：Ａ　文章编号：１００４－４５０７（２０１７）０３—００３４—０６　Ｃｕｒｒｅｎｔ　Ｓｉｔｕａｔｉｏｎ　ａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ　Ｔｅｎｄｅｎｃｙ　ｆｏｒ　ｔｈｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ（ＩＣｓ）Ｍａｎｕｆａｃｔｕｒｅ　Ｔｅｃｈｎｏｌｏｇｉｅｓ　ＺＨＯＵ　Ｚｈｅ　，ＦＵ　Ｂｉｎｇｌｅｉ　，ＷＡＮＧ　Ｄｏｎｇ　一，ＹＡＮ　Ｘｉｕｗｅｎ　，ＧＡＯ　Ｄｅｐｉｎｇ　，ＷＡＮＧ　Ｚｈｉｙｕｅ　（１．Ｔｈｅ　ＣＥＴＣ　Ｅｌｅｃｔｒｏｎｉｃ　Ｅｑｕｉｐｍｅｎｔ　Ｇｒｏｕｐ　Ｃｏ．，Ｌｔｄ．，Ｂｅｉｊｉｎｇ　１０００７０，Ｃｈｉｎａ　２．Ｔｈｅ　Ｒｅｓｅａｒｃｈ　Ｉｎｓｔｉｔｕｔｅ　ｏｆＣＥＴＣ，Ｃｈａｎｇｓｈａ　４１０１１１，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｔｈｅ　ｂｏｔｔｌｅｎｅｃｋ　ａｎｄ　ｃｕｒｒｅｎｔ　ｒｅｓｅａｒｃｈ　ｓｉｕａｔｉｏｎ　ｏｆ　ＩＣ　ｍａｎｕｆａｃｔｔｕｒｅ　ｔｅｃｈｎｏｌｏｇｉｅｓ　ｗｅｒｅ　ｓｕｍｍａｒｉｚｅｄ．Ｔｈｉｓ　ｐａｐｅｒ　ａｌｓｏ　ｇｉｖｅｓ　ａ　ｐｒｅｄｉｃｔｉｏｎ　ｏｆ　ｔｈｅ　ｆｕｔｕｒｅ　ＩＣ　ｔｅｃｈｎｏｌｏｇｙ　ｄｅｖｅｌｏｐｍｅｎｔ　Ｋｅｙ　ｗｏｒｄｓ：ＩＣｓ；Ｍｏｏｒｅ　ｌａｗ；Ｆｅａｔｕｒｅ　ｓｉｚｅ；Ｍａｎｕｆａｃｔｕｒｉｎｇ　ｐｒｏｃｅｓｓ　电子信息产业的核心与基础，是一个国家经济　发展、科技发展和国防实力的重要标志。由于在计　算机、移动通信、消费电子、半导体照明、汽车电子　等国民经济各个领域的广泛应用，集成电路产业已　经成为信息产业的基石。白１９５８年第一块集成电　路问世以来，集成电路产业已经过５０多年的发展，　产业技术不断进步，分工越来越细致。集成电路制　造环节仍然遵循着摩尔定律（集成电路芯片上所集　收稿日期：２０１７—０５—０８　成的电子元件的数目，每隔１８个月就翻１倍）快　速向前发展，延续摩尔定律的先导技术研究依然　是全球热点。目前世界集成电路产业２８～１４　ｎｌＴｌ　工艺节点已趋于成熟，１０　ａｍ工艺节点刚刚进入　量产，７　ａｍ及其更小节点正在处于研发阶段。在　集成电路特征尺寸不断减小的过程中，微纳加工、　电路互联、器件特性等方面都面临巨大的挑战。　本文综述了当前集成电路制造工艺技术的主　鼍　电子工业毫用设备　半导体制造工艺与设备　要挑战和研究现状，并对其发展方向进行了展望。　分辨率为１　Ｉｚｍ。４３６　ｎｍ　ｇ线光源可以满足最低至　０．５　Ｉｘｍ的光刻要求。之后３６５　ｎｍ的ｉ线光源可　１集成电路前道制造工艺技术　集成电路前道工艺是指从原始晶片开始至中　测封装之前的所有工序过程，即集成电路上晶体　满足０．８０～０．２５　Ｉｘｍ的光刻要求，２４８　ｎｎｌ的ＫｒＦ　准分子激光光源可满足Ｏ．５０～０．１３　ｍ的光刻要　求，１９３　ｎｍ的ＡｒＦ准分子激光光源可以应用于　０．１３～１０．００　ｎｍ线宽的曝光。由于ＥｕＶ等更短波　长光刻机研发难度巨大，传统干法光刻技术在向　管等元器件的制备与互联过程。在集成电路特征　尺寸减小、集成度增大过程中的主要技术挑战有　微细加工技术、电路的互联技术、以及晶体管等器　件特性的退化等。　１．１微细加工技术　微细加工技术，尤其是光刻技术，是集成电路　元器件特征尺寸减小的基础，光刻系统的分辨率　尺决定了可以加工的最小线宽。光刻系统的分辨　率　可以用式（１）表示［”。其中，Ａ为光刻机光源　波长、　为光刻机数值孔径（ＮＡ＝ｎ　ｓｉｎ　０，ｒｔ为光刻　胶与物镜之间介质折射率，０为物镜孔径角的一　半）、ｋ　为光刻机工艺因子。　尺　（１）　从式（１）可见，光刻机分辨率与光源波长成正　比，与光刻机数值孔径成反比，为了得到更细的加　工线宽，就要求光源波长尽可能减小，数值孔径尽　可能增大。理论上，通过不断减小光刻机光源波　长、增大数值孔径的方法可以获得足够的光刻机　分辨率。但是减少光刻机光源波长、增大数值孔径　又会减小光刻机的焦深（ＤＯＦ），如式（２）所示，其　中人为光刻机光源波长，　为光刻机数值孔径，　ｋ：为光刻机工艺因子。　ＤＯＦ—ｋ２—　（２）　Ｖ　一　光刻机的正常工作离不开一定的焦深，焦深　过小时，曝光光线无法获得满意的聚焦，因而在调　整光刻机的曝光光源波长和数值孔径之外，还需　要通过控制工艺因子　、ｋ　的方法来保证足够的　分辨率和焦深。　光源波长的不断缩短在光刻机的技术进步中　扮演了重要的作用。首台商用光刻机为尼康　ＮＳＲ１０１０Ｇ型光刻机，使用４３６　ｎｌＴｌ的ｇ线光源，　４５　ｎｍ及以下节点发展时遇到了巨大的困难。在采　用１９３　ｎｍ　ＡｒＦ光源不变的前提下，人们通过采用　浸没式光刻加双重曝光的手段，成功将１９３　ｎｍ　ＡｒＦ　光源的寿命延伸至４５　ｎｍ、２８　ｎｍ、２２　ｎｍ、１４　ｎｉｎ　乃至１０　ｎｍ。浸没式光刻将传统光刻技术中镜头与　光刻胶之间的空气介质更换为折射率更大的液体　介质（目前常用的液体介质的折射率为１．４４的水），　从而增大数值孔径，进一步提高光刻机分辨率＿２］。进　入１０　ｎｒｎ以下节点后，如果继续使用１９３　ｎｍ光源，　需要使用３次或３次以上的多重曝光，大大增加　了光刻成本。目前，随着ＥｕＶ光源功率等问题逐　渐得到解决，１３．５　ｎｍ的Ｅｕｖ光源成为１０　ｎｍ以　下工艺节点的首要选择。２０１６年荷兰ＡＳＭＬ公司　ＥＵＶ机台性能逐步稳定，产能已经接近每天曝光　１　５００片晶圆，三星、台积电、英特尔等晶圆厂陆续　宣布将在７　ｎｍ及以下节点上采用ＥＵＶ技术。光　刻机光源波长与特征尺寸的对应关系见图１。　在光刻机设备的开发中，除了不断开发更短　光源、增大数值孔径之外，人们还会采用多种分辨　率增强技术，通过降低工艺因子ｋ　增大工艺因子　ｋ　的方法改善光刻机的分辨率和焦深，在光源波　长难以取得突破性进展的情况下进一步提升光刻　机性能。分辨率增强技术主要包括相移掩模技术、　离轴照明技术、邻近效应校正等『３］。　１．２电路互联技术　电路互联方面的挑战，当前集成电路芯片上　集成的晶体管数量已达数十亿个，需要通过互连　线为这些晶体管提供能量和时钟信号。随着集成　电路特征尺寸的减小和晶体管数量的增加，金属　互联线的长度不断增加、横截面积不断减小，从而　引起互联线电阻的增加；互联线间距减小也会引　起互联线电容的增大，同时随着工作频率的不断　匝■函响（总第２６４期）　半导体制造工艺与设备　电子工业毫用ｉ殳备　１．０　・　７０　０．８　・　￣：ｑ４０　ｇ　０．６　３０　毒　懈　０．４　▲　■　０　●　０．２　０．０　一Ｇ—ｌｉｎｅ（４３６　ｎｍ１　●Ｉ－ｌｉｎｅ（３６５　ｎｍ）　▲ＫｒＦ（２４８　ｎ１２２、　Ｖ　ＡｒＦ（１９３　ｎｍ）　◆ＥＵＶｆ１３．５　ｎｍ）　１９８５　１９９０　１９９５　▲　Ｖ’．ｒ　ｖ　２０００　｜　２００５　２０１０　２０１５　２０２０　１９８０　图１光刻机光源与特征尺寸的对应关系　提高，寄生电感效应也必须考虑在内。在超大规模　集成电路中，限制集成电路性能的主要因素不是　器件的门延迟，而是互连线的寄生元件引起的互　联延迟、电路功耗以及互连线之间信号的串扰。　式作为互联线问日益增大的信号串扰的应对手段。　综上所述，采用电阻率较低的金属互联材料，　介电常数较低的介质层材料是解决超大规模集成　电路互联问题的重要手段。集成电路中最早使用的　互联金属材料为铝及其合金材料，具有以下优点：　互联延迟和电路功耗：金属互联线的延迟时间　以ＲＣ时间常数来表征，如式（３）所示，其中　为互　联线电阻，Ｃ为互联线电容，Ｐ为互联材料电阻率，ｆ　为互联线长度，Ｗ为互联线宽度，ｔ　为互联线厚度，ｔ　为互联线问介质层厚度，　为介质材料介电常数。　室温电阻率较低（２．８　Ｑ・ｃｍ），与Ｓｉ材料附着性　好，易于沉积与刻蚀。从１３０　ｎｍ工艺节点开始，传　统的铝合金互联已经达到其性能极限，当前一般　选用电阻率和可靠性均较好的铜替代铝作为合金　材料。铜的室温电阻率（１．７　ｎ・ｃｍ）相对铝更低，　因而可以有效降低互联电阻，降低互联层厚度，　ＲＣ＝Ｒ・ｃ＝（ｐ士）・（　）　Ｗｔｍ　ｔ；ｏｘ　（３）　另一方面，互联线长度的不断增加、截面积的　不断减小，都会导致互联线电阻上升，从而引起电　路功耗增大【４］。　目前，减少互联延迟及电路功耗的方法主要由　进而减少互联层问分布电容，从而解决互联延　迟、电路功耗、信号串扰问题。工艺方面，铜的熔点　（１　０８３　ｏＣ）高于铝的熔点（６６０℃），在较高的电流　密度作用下，互联引线中的铜原子相对铝原子发　生迁移的能力较低，提高了金属互联的可靠性。由　于铜金属干法刻蚀困难，与传统直接刻蚀金属层　制备互联线的方法不同，铜互联线的制备需要先　刻蚀介电层，再填充金属，即大马士革工艺。介质　材料方面，从９０　ｎｌｒｌ工艺节点开始，传统的二氧化　以下３种：（１）采用电阻率Ｐ更低且可靠性更高的材　料作为互联线；（２）采用介电常数ｓ更低的材料作为　互联介质，即低　介质；（３）采用多层布线方法，减少　信号传输距离，提高单位芯片面积互联线集成度。　互联线信号串扰：当传输线传输信号时，由于　电磁耦合的作用，在相邻的传输线上会产生不期望　的信号干扰，有可能导致逻辑电路的误动作。在频　率不断提高的情况下，互联线信号串扰日益严重，　逐渐成为制约ＣＰＵ频率提高的制约因素。干扰信　硅材料已经无法适应超深亚微米节点的工艺要　求，因而需要采用介电常数更低的介质材料，即低　ｋ介质材料。低ｋ介质材料种类很多，如掺杂二氧　化硅、多孔二氧化硅、有机聚合物、无机聚合物、有　机／无机混合物等，除较低的介电常数外，低ｋ介　号与介质电容成正比，因而采用选择低ｋ介质的方　ｌｉｄ　电子工业专用设备　半导体制造工艺与设备　质材料还需要有足够的机械强度以支撑多层互联　线，以及与化学机械平坦化工艺的兼容性等。　１．３器件特性的退化　集成电路的核心器件是ＭＯＳ晶体管，理想的　ＭＯＳ器件应该有较大的工作电流，同时要求在关　态时有很小的泄漏电流，以提高器件驱动能力，降　低功耗。随着器件特征尺寸进入纳米尺度，栅、沟　道等方面都面临较大的挑战。　１．３．１栅极方面的挑战　栅极方面，随着器件尺寸的等比例缩小，为了　保持栅极对沟道的控制能力，在栅极材料不变的情　况下，需要减薄栅氧层厚度，栅氧层厚度减少到一　定程度后，量子隧穿效应影响逐渐增大，引起栅漏　电流的增大，会增加器件功耗，降低栅氧可靠性。　进入４５　１７１１３３节点以后，为了避免栅泄漏电流的　增加，人们引入了介电常数更高的绝缘材料作为栅　极，即所谓的高ｋ介质材料。高　介质研究热点集　中在铪（Ｈｆ）基材料上，以二氧化铪（ＨｆＯ　）为例，其　介电常数高达２５，与之对应的，二氧化硅介电常数　仅仅为３．９。与二氧化硅栅极不同，高ｋ介质材料无　法通过简单的栅氧化工艺获得，而只能采用沉积的　方式，为了获得高质量的高　介质栅极，一般采用　原子层沉积（ＡＬＤ）的方法。原子层沉积是一种高精　度的化学沉积方式，通过交替脉冲通入两种反应前　驱体，使得每个脉冲过程只生长一个原子层的薄　膜，从而达到对薄膜组分和厚度的精确控制。　进入１４　ｎｍ节点以后，为了进一步增强栅对沟　道的控制能力，鳍式场效晶体管（ＦｉｎＦＥＴ）结构被引　入先进集成电路制程，与传统平面晶体管不同，Ｆｉｎ．　ＦＥＴ结构中沟道由绝缘衬底上凸起的高而薄的鳍　（ｉｆｎ）构成，源漏两级分别在其两端，三栅极紧贴其　侧壁和顶部，增大了栅与沟道的接触面积，可以有　效增强栅对沟道控制，减少漏电。ＦｉｎＦＥＴ结构的示　意图见图２所示［５］。在未来的５　ｎｍ及以下节点中，　为进一步增大栅与沟道的接触面积，结合纳米线沟　道的围栅（ＧＡＡ）晶体管已经被提出，这种结构中沟　道完全被栅极包围，具有卓越的静电控制能力［６１。　１．３．２沟道方面的挑战　沟道方面，沟长度缩短将带来短沟道效应、　图２　ＦｉｎＦＥＴ结构示意图［　热载流子效应、高场下的迁移率退化等。短沟道　效应，沟道长度减少到一定程度后，源漏的耗尽　区在整个沟道中所占的比重增大，栅下面的硅表　面形成反型层所需的电荷量减小，因而阈值电压　减小。阂值电压的减小会使得亚阈值电流指数增　加，阈值电压每减小０．１　Ｖ，截止态的泄露电流　将增大１０倍，大大增加器件功耗。热载流子效　应，器件尺寸进入深亚微米尺寸范围，器件内部　的电场强度随器件尺寸的减小而增强，特别在漏　结附近存在强电场，载流子在这一强电场中获得　较高的能量，成为热载流子。一方面，热载流子可　以越过栅极势垒，进入氧化层中，不断积累，从而　改变阈值电压，影响器件寿命；另一方面，热载流　子在漏极附近的耗尽区中与晶格碰撞产生电子　空穴对，碰撞产生的电子／空穴形成附加的漏电　流，被衬底收集则形成衬底漏电流，增大器件功　耗。高场下的迁移率退化，低场下迁移率是常数，　载流子速度随电场线性增加。高场下迁移率下　降，载流子速度达到饱和，不再与电场有关，进而　影响器件的驱动电流。　为了减小短沟道效应引起的阈值电压降低，　源漏延伸区的结深需要减小，超浅结工艺技术成　为研发的一个热点问题。超浅结工艺一般采用低　能大束流离子注入工艺。为了应对高场下的迁移　率退化，一般需要采用高迁移率沟道材料。应变　ＳｉＧｅ相对于传统Ｓｉ来说具有更高的迁移率，是　晶体管能够进入９０　ｎｍ节点的关键，而随着晶体　管特征尺寸的进一步缩小，在７　ｎｍ及以下节　点，人们开始逐渐考虑ＧａＡｓ等ＩＩＩ．ｖ族高迁移率　材料代替应变ＳｉＧｅ作为沟道。同时，二硫化钼　（ＭＯＳ　）等二维半导体材料，由于其高迁移率特　半导体制造工艺与设备　电字工业专用设备　Ｅｑ￣ｐｍｅｍ　ｆｏｒ　ＥＩｅｃｔｒ０ｌｌｉｃ　Ｐｒｏｄｕｃｔｓ　Ｍａｎｕｆａｃｔｕｒｉｎｇ　性，以及天然的抑制短沟道效应的能力（为抑制短　加工技术，ＴＳＶ是通过在　片和芯片之问、品劂和　晶圆之问制作垂随导通，实现芯”之问互连的最　沟道效应，　一般要求沟道宽度在沟道厚度３倍以　，　维半导体的超薄厚度，可以有效抑制短沟　新技术。三维封装技术能够使芯片在　维力‘　堆　叠的密度最大，外形Ｊ　寸最小，大人改簿芯』　速度　道效应发生），近年来成为研究热点，劳伦斯ｆ｝１克　利闫家实验室２０１６年研制出世界上首个栅长　和降低功耗。同时还可以通过把／ｆ　同的功能芯Ｊ１‘　（射频、内存、逻辑、数字、ＭＥＭＳ等）集成　一起，　实现电子元器件的多功能化。　２．２晶圆级封装　１ｎｍ的品仆管，沟道就是基于二硫化钼（ＭｏＳ：）材　料　Ｉ，栅极足　单壁碳纳水管（ＳＷＣＮＴ）构成，图３　为该品体箭的＿／Ｊ÷意图和透射电镜图像。　晶圆级封装的一般定义为直接在ｌ　吲卜进行　大多数或是全部的封装测试　序，之后再进行切　割（ｓｉｎｇｕｌａｔｉｏｎ）制成单颗组件。而　新分配（ｒｅｄｉｓ—　ｔｒｉｂｕｔｉｏｎ）与凸块（ｂｕｍｐｉｎｇ）技术为其工艺哭键。　ｗＬＰ封装具有封装尺寸较小，电性能较蚶的优　势，但目前较为成熟的晶　级封装技术，存ｔ　颗芯　片上的植球数有…定限制，多用＿』：低脚数消费性　ＩＣ的封装应用，在高接脚数的：　』１‘如通讯芯片等　上应用一直受限。为了解决品　级封装恤球数／ｆ　足问题，扇｝Ｈ晶圆级封装（Ｆａｎ　ｏｕｔ　ＷＬＰ）技术应运　而生（见图４），扇出晶圆级封装将品”｝淤入环氧　树脂等材料中，形成重组品圆，然后利ＪＩＪ前道隔离　和平坦化工艺将互联扇　到芯片删围　域，ＪＪＩ】入　焊球，有效增大了芯片可焊球面积。随着　闰３世界首个栅长Ｉ　ｎｒｎ晶体管ｆ　ｉＰｈｏｎｅ　７上的Ａ１０处理器和天线开天模组使川扇　２集成电路后道制造工艺技术　集成电路后道｜ｌ［艺指从中测开始至集成电路　完成直到　厂之问的所有工序。包括晶片减薄、划　片、芯片粘接、键合、封装等工艺流程。后道封装主　要仃传递电能、传递的电路信号、提供散热途径、　提供结构保护Ｉｊ支持等功能。集成电路后道封装　出晶圆级封装技术代替传统ＰＣＢ，已发展多年的　扇｝｝５封装技术未来将被更多芯片业者采纳。　芯片裸片　——■—■●＿Ｆａｎ—ｉｎ　ＷＬＰ　　前向肴小型化、适应高发热、高密集度、适应多　引脚等力‘ｍ发腱，３Ｄ集成和晶圆级封装（ＷＬＰ，　Ｗａｆｅｒ　Ｌｅｖｅｌ　Ｐａｃｋａｇｅ）￣＿渐成为未来发展趋势。　３结束语　集成电路已经按摩尔定律的预测向前　断发　２．１　３Ｄ集成　展了超过半个世纪，新材料、新　１二艺和新结构的不　断应用，仍然推动集成电路的集成度不断提高，特　３Ｄ集成依赖于３Ｄ堆叠技术和ＴＳＶ：Ｊ　艺，３Ｄ　堆稀技术是把两个或两个以上不同功能的芯Ｊ｝或　结构，减溥后，通过键合等堆叠技术，使其在ｚ轴　方　ｆ　形成　体集成和信号连通的三维　体堆卺　征尺寸进一步降低。随着集成度的进一步提高，由　于互联、器件特性等方面的影响，　前集成电路速　（下转第７３页）　团■　口　艨壁　　：—％ＤＢ６ＭＣ　ＭｏｖｅＡｂｓｏｌｕｔｅ　ＤＢ　—鱼　电子专用设备研究　里±皇　ＥＮＯ　％ＤＢ１　ＡＸＩＳ１一一Ａｘｉｓ　％Ｉ１６．６　％轴５Ｑ１绝６．Ｄｏｎｅ　—＿．轴绝对定化完成　１　埘定化完成　Ｂ　一　２　・—－一Ｅｘｅｃｕｔｅ　％ＭＤ１２８　１道绝对距离…Ｐｏｓｉｔｉｏｎ　％ＭＤｌ３２　１道绝对速度一一Ｖｅｌｏｃｉｔｙ　■■　…　作者简介：　制ＣＰ协议，能满足　同的应用需求。　参考文献：　【１］　西ｆ－］子（中国）有限公司．深入浅ＩＩｊ西门了ｓ７—１２００　［Ｍ】．北京：航空航大人学　版社，２００９．　．姜志艳（１９８０一），－ｋ，黑龙汀佳木斯巾人，工程师，　本科，，　要从事ｆＵ　ｒ专川设备电气控制设计。　Ｓ止　ｌＬ—Ｓ止．‘　．址ｊｌＬ．址．ｓ止．ｓ止　止．Ｓ屯．Ｓ　．ｓ止—址—‘止．‘ｌ上ｊ止．Ｓ止．址．＾　—址ｊＬＬ—址．ｉ‘．址．址—ｓ止．址．Ｓ止　Ｉ止—ｉ止．址．址—Ｓ止—址—Ｓ止．址—　—Ｓ迪－—址—址—ｉ屯—址—址—Ｓ止　（上接第３８页）　［３］　冯仙儒，张锦，侯德胜，等．相移掩模和光学邻近效应　度与功耗的矛盾凸显，功耗越来越成为集成电路　发展的瓶颈因素，成为集成电路制造工艺中无法　回避的热点问题。　校止光刻技术【Ｊ］．光电工程，２００１，２８（１）：１—５．　［４］　１ｉ鹏　，Ｊ　。±　进，张卫，等．低ｋ介质对ＣＭＯＳ芯片　动态功耗的影响［Ｊ］．自然科学进展，２００１，ｌｌ（３）：　３ｌ７—３２１．　另一方面，除了进一步推动集成电路集成度　不断提高、特征尺寸不断降低之外，超越摩尔定律　的概念逐渐在业界产生重要影响。与追求晶体管　［５】　ＳＥ．Ｔｈｏｍｐｓｏｎ，ＲＳ．Ｃｈａｕ，Ｔ．Ｇｈａｎｉ，ｅｔ．ａ１．Ｉｎ　ｓｅａｒｃｈ　ｏｆ　“ｆｏｒｅｖｅｒ”。ｃｏｎｔｉｎｕｅｄ　ｔｒａｎｓｉｓｔｏｒ　ｓｃａｌｉｎｇ　ｏｎｅ　ｎｅｗ　ｍａｔｅｒｉａｌ　ａｔ　ａ　ｔｉｍｅ［Ｊ］．ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｎ－　ｕｆａｃｔｕｒｉｎｇ，２００５，ｌ８（１）：２６—３６．　密度不断提升的摩尔定律不同，超越摩尔定律旨　在基于成熟的集成电路工艺，将Ｉｃ与分立器件　（如传感器、ＭＥＭＳ等）集成在一起，形成具有某　［６］　Ｎ．Ｓｉｎｇｈ，Ａ．Ａｇａｒｗａｌ，Ｌ．Ｂｅｒａ，ｅｔ．ａ１．Ｈｉｇｈ・ｐｅｒｆｏｒｍａｎｃｅ　ｆｕｌｌｙ　ｄｅｐｌｅｔｅｄ　ｓｉｌｉｃｏｎ　ｎａｎｏｗｉｒｅ（ｄｉａｍｅｔｅｒ≤５　ｎｍ、ｇａｔｅ・　ａｌｌ—ａｒｏｕｎｄ　ＣＭＯＳ　ｄｅｖｉｃｅｓ［Ｊ］．ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅａｅｒ，２００６，２７（５）：３８３—３８６．　［７］　ＳＢ．Ｄｅｓａｉ，ＳＲ．Ｍａｄｈｖａｐａｔｈｙ，ＡＢ．Ｓａｃｈｉｄ，ｅｔ．ａ１．ＭｏＳ２　种特定功能的集成微系统。３Ｄ集成，晶圆级封装　等技术是超越摩尔定律的重要路径之一。集成微　系统的发展将进一步提升各类电子设备的性能，　并为多学科技术的融合应用奠定基础。　参考文献：　［１］　李艳秋．光刻机的演变和发展趋势［Ｊ】．微细加工技　术，２００３，（２）：１－５．　址ｔｒａｎｓｉｓｔｏｒｓ　ｗｉｔｈ　１－ｎａｎｏｍｅｔｅｒ　ｇａｔｅ　ｌｅｎｇｔｈｓ［Ｊ］．Ｓｃｉｅｎｃｅ．　２０１６，３５４（６３０８）：９９．　．—Ｓ止　ｊ也．．址　—址—址．Ｓ　．Ｓ止．　．Ｓ屯．ｓ也．ＳｌＬ　—Ｓ　—址．Ｓ‘ｊ止．ｓ　—　＾　．址　作者简介：　川哲（１９８０．），男（汉族），辽宁省大石桥Ｉ　人，毕、　于　辽宁人学信息科学与技术学院，学上学位，工程师，现　要　从事集成电路工艺设备等科研项［ｊ管理工作。　［２】　何鉴，高子奇，李冰，等．１９３　ｎｍ浸没式光刻材料的　研究进展…．半导体技术，２００８，３３（９）：７４３。７４７．　匝■圃响（总第２６４期）⑥