计算机组成原理试题
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一、填空（12分）
1 .某浮点数基值为2,阶符1位，阶码3位，数符1位，尾数7位, 阶码和尾数均用补码表
示，尾数采用规格化形式，用十进制数写 出它所能表示的最大正数，非0最小正 数，最大负数，最 小负数。
2 .变址寻址和基址寻址的区别是：在基址寻址中，基址寄存器提 供，指令提供;而在变址
寻址中，变址 寄存器提供，指令提供。
3 .影响流水线性能的因素主要反映在 和
________ 两个方面。
4 .设机器数字长为16位（含1位符号位）。若1次移位需10ns, 一 次加法需10ns,则补
码除法需 时间，补码BOOTH 算法最多需要 时间。
5 . CPU从主存取出一条指令并执行该指令的时间 叫，它通常包含若干个，而 后者又包含
若干个 O 组成 多级时序系统。
二、名词解释（8分）
1 .微程序控制 2 .存储器带宽 3 . RISC
4 .中断隐指令及功能
三、简答(18分)
1 .完整的总线传输周期包括哪几个阶段？简要叙述每个阶段的工作。
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2 .设主存容量为1MB, Cache容量为16KB,每字块有16个字，每字32位。
(1)若Cache采用直接相联映像，求出主存地址字段中各段的位数。 (2)若Cache采用四路组相联映像，求出主存地址字段中各段的位数。
3 .某机有五个中断源，按中断响应的优先顺序由高到低为LO,L1,L2,L3,L4,现要求优先顺序改为 L3,L2,L4,L0,LL写出各中断源的屏蔽字。
中断源 0 屏蔽字 1 2 3 4 L0 L1 L2 L3 L4 4 .某机主存容量为4Mxi6位，且存储字长等于指令字长，若该机的指令系统具备120种操作。
操作码位数固定，且具有直接、间接、立即、相对四种寻址方式。 （1）画出一地址指令格式并指出各字段的作用； （2）该指令直接寻址的最大范围； （3） 一次间址的寻址范围； （4）相对寻址的寻址范围。
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四、（6分）
设阶码取3位，尾数取6位（均不包括符号位），按浮点补码运算规则 计算 [25X-^] + [24X（-H）]
Io
1O
DMA方式接口电路的基本组成框图，并说明其工作过程（以输入设备为例）。请浏览后下载，资料供参考，期待您的好评与关注!
（8分）
五、画出
八（10分）设CPU共有16根地址线，8根数据线，并用诲。作访存控制信号，用R/W作读 写控制信号，现有下列存储芯片：
RAM： 1KX8 位、2KX4 位、4KX8 位 ROM： 2KX8 位、4KX8 位
以及74138译码器和各种门电路（自定），画出CPU与存储器连接图。要求： （1）最大4K地址空间为系统程序区，与其相邻2K地址空间为用户
程序区。
（2）合理选用上述存储芯片，说明各选几片？写出每片存储芯片的地址范围。 （3）详细画出存储芯片的片选逻辑。
Ai Ao
PD/Progr - ROM 一 —
Ai Ao Dn Do
—
RAM Ai Ao Dn Do
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74138
七、假设CPU在中断周期用堆栈保存程序断点，且进栈时栈指针减一，出栈时栈指针加一。试写 出中断返回指令（中断服务程序的最后一条指令），在取指阶段和执行阶段所需的全部微操作命令 及节拍安排。若采用微程序控制，则还需要增加哪些微操作。（10分）
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八、除了采用高速芯片外，从计算机的各个子系统的角度分析，指出施。（8分）
计算机组成原理试题答案
一、填空（12分）
1 . 127： 1/512； -1/512-1/32768； -128c 2 .基地址：形式地址：基地址；形式地址。
6种以上提高整机速度的措 请浏览后下载，!
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3 .访存冲突；相关问题. 4 . 300ns： 310ns。
5 .指令周期；机器周期：在拍。
二、名词解释（8分）
1 .微程序控制
答：采用与存储程序类似的方法来解决微操作命令序列的形成，将一条机器指令编写成一个微程序，每一个微 程序包含若干条微指令，每一条指令包含一个或多个微操作命令。
2 .存储器带宽
答：每秒从存储器进出信息的最大数量，单位可以用字/秒或字节/秒或位/秒来表示。
3 . RISC
答：RISC是精简指令系统计算机，通过有限的指令条数简化处理器设计，已达到提高系统执行速度的目的。
4 .中断隐指令及功能
答：中断隐指令是在机器指令系统中没有的指令，它是CPU在中断周期内由硬件自动完成的一条指令，其功能 包括保护程序断点、寻找中断服务程序的入口地址、关中断等功能。
三、简答（18分）
1 .答：
总线在完成一次传输周期时，可分为四个阶段：
• 申请分配阶段：由需要使用总线的主模块（或主设备）提出申请，经总线仲裁机构决定下一传输周期的 总线使用权授于某一申请者：
• 寻址阶段：取得了使用权的主模块，通过总线发出本次打算访问的从模块（或从设备）的存储地址或设 备地址及有关命令，启动参与本次传输的从模块：
传数阶段：主模块和从模块进行数据交换，数据由源模块发出经数据总线流入目的模块： • 结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。
2 .答：
（1）若Cache采用直接相联映像：
字块中含64个字节，字块的位数为b=6.
Cache中含有256个字块，所以字块地址位数c=80
主存容量为1M字节，总位数为20o 主存字块标记位数t=6。
（2）若Cache采用四路组相联映像，
字块中含64个字节，字块的位数为b=6。 每组含有四个字块，每组含256个字节。
Cache中含有64个字块，所以组地址位数q=6。
主存容量为1M字节，总位数为20。 主存字块标记位数t=8。
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3 .答：
设屏蔽位为“1”时表示对应的中断源被屏蔽，屏蔽字排列如下:
中断源 0 L0 L1 L2 L3 L4 屏蔽字 1 1 0 1 1 1 1 2 0 0 0 0 3 0 0 0 0 0 4 0 0 1 1 0 0 0 1 1 1 4 .答：
(1)指令字长16位，操作码为7位，寻址特征位2位，地址码7位; (2) -64-63； (3) 2,： (4) 2.
166
四、(6分)
答：
被加数为 加数为
0,101;0.100100,区补=00,101; 00.100100 0,100:1.010100, [yh卜=00,100; 11.010100
(1)对阶：
[△j]补=Ux]补-卜=00.101 + 11,100 = 00,001
即△)=1,则y的尾数向右移一位，阶码相应加1,即
[y]^= 00,101； 11.101010
②求和
[SJ；+[Sy]；= [Sx]；F+[Syh
= 00.100100+11.101010 = 00.001110
即
[x+y]补=00.101; 00.001110
尾数出现“00.0”，需左规。 ③规格化
左规后得[x+y]H = 00.011:00.111000
A[x+y]n = 00,111:00.111000
五、(8分)
答：DMA方式接口电路的基本组成框图如下：
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1|
HLDA 聂 DMA 主
控 求中断数据线 地址战 ⑦ ⑤
中 断 机 构
is=^ARJ^I
溢出信号
CPU
存
制 逻 辑 WC
¥DAR|
DMA 接口
@ ②
DACK —
DREQ
设备
以数据输入为例，具体操作如下：
①从设备读入一个字到DMA的数据缓冲寄存器BR中，表示数据缓冲寄存器“满”（如果I/O设备是面向 字符的，则一次读入一个字节，组装成一个字）： ② 设备向DMA接口发请求（DREQ）；
③DMA接口向CPU申请总线控制权（HRQ）；
④CPU发回HLDA信号，表示允许将总线控制权交给DMA接口；
⑤将DMA主存地址寄存器中的主存地址送地址总线；
©通知设备已被授予一个DMA周期（DACK）,并为交换下一个字做准备： ⑦将DMA数据缓冲寄存器的内容送数据总线： ⑧命令存储器作写操作； ⑨修改主存地址和字计数值；
⑩判断数据块是否传送结束，若未结束，则继续传送；若己结束，（字计数器溢出），则向CPU申请程序中断, 标志数据块传送结束。
六、（10分）
方法一：
答：地址空间描述如下：
ROM对应的空间：
1111
RAM对应的空间：
1110 1110 1111
1111 0000 1111 1000
1111 0000 1111 0000
1111 0000 1111 0000
选择ROM芯片为2KX8位的两片，RAM芯片为2KX4位的两片
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ROM芯片1：
1111 1111 ROM芯片2：
1111
1111 1000
1111 0000
1111 0000 1111 0000
0111
1111 0000 1111 0000
1111 0000
RAM 芯片 1、2： （位扩展）
1110 1110 1111 1000 1111 0000
CPU与存储器连接图见下页:
方法二：
答：地址空间描述如下:
ROM对应的空间：
1111
RAM对应的空间：
1110 1110 1111
1111 0000 1111 1000
1111 0000 1111 0000
1111 0000 1111 0000
选择ROM芯片为4KX8位的一片，RAM芯片为2KX4位的两片
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七、（10分） 答：
组合逻辑设计的微操作命令： 取指：
TO： PC - MAR
Tl： M[MAR] ~ MDR, PC+1 - PC T2： MDR - IR, OP[IR]一微操作形成部件
执行：
TO： SP - MAR Tl： M[MAR] — MDR T2： MDR - PC, SP+1 一 SP
微程序设计的微操作命令： 取指微程序：
TO： PC - MAR Tl： AdtCMIR] - CMAR T2： M[MAR] - MDR, PC+1 - PC T3： Ad[CMIR] — CMAR
T4： MDR - IR, OP[IR]一微操作形成部件 T5： OP[IR] — CMAR
中断返回微程序：
TO： SP - MAR Tl： AdECMIR] - CMAR T2： M[MAR] — MDR T3： Ad[CMIR] — CMAR T4： MDR 一 PC, SP+1 一 SP T5： Ad[CMIR] — CMAR
八、（8分） 答：
针对存储器，可以采用Cache-主存层次的设计和管理提高整机的速度: 针对存储器，可以采用主存-辅存层次的设计和管理提高整机的速度； 针对控制器，可以通过指令流水或超标量设计技术提高整机的速度： 针对控制器，可以通过超标量设计技术提高整机的速度： 针对运算器，可以对运算方法加以改进，如进位链、两位乘除法： 针对I/O系统，可以运用DMA技术来减少CPU对外设访问的干预。
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