基于DDS的S波段扫频源设计

第３２卷第２期　制　导　与　引　信　ＧＵＩＤＡＮＣＥ＆ＦＵＺＥ　Ｖｏ１．３２　ＮＯ．２　２０１１年６月　Ｊｕｎ．２０１１　文章编号：１６７１—０５７６（２０１１）０２—００５７—０４　基于ＤＤＳ的Ｓ波段扫频源设计　张　艳　，　陆涓涓。，　蒋开创。，　周宏雷。　（１．国防科学技术大学航天与材料工程学院，湖南长沙４１００７３；　２．海军驻上海地区航天系统军事代表室；３．上海无线电设备研究所，上海２０００９０）　摘　要：介绍一种Ｓ频段ＰＬＬ＋ＤＤＳ扫频源的实现方法和关键技术。通过粗调ＰＬＬ和　细调ＤＤＳ来实现小步进、低杂散、低相噪频率输出。通过实际测量，验证了该扫频源在保证良　好的杂散和相位噪声性能的同时，可以产生连续波信号、线性调频信号和频率捷变信号。　关键词：锁相环；频率合成器；相位噪声　中图分类号：ＴＭ９３５　文献标识码：Ａ　Ｔｈｅ　Ｓ　Ｂａｎｄ　Ｓｗｅｐｔ　Ｆｒｅｑｕｅｎｃｙ　Ｓｙｎｔｈｅｓｉｚｅｒ　Ｄｅｓｉｇｎ　Ｂａｓｅｄ　ｏｎ　ＤＤＳ　ＺＨＡＮＧ　Ｙａｎ　，ＬＵ　Ｊｕａｎ－ｊｕａｎ。，Ｊ　ＩＡＮＧ　Ｋａｉ—ｃｈｕａｎｇ。，ＺＨＯＵ　Ｈｏｎｇ—ｌｅｉ。　（１．Ｃｏｌｌｅｇｅ　ｏｆ　Ａｅｒｏｓｐａｃｅ　ａｎｄ　Ｍａｔｅｒｉａｌｓ　Ｅｎｇｉｎｅｅｒｉｎｇ，ＮＵＤＴ，Ｃｈａｎｇｓｈａ　Ｈｕｎａｎ　４１００７３，Ｃｈｉｎａ；２．Ｔｈｅ　Ｎａｖｙ　ｏｆ　Ｍｉｌｉｔａｒｙ　Ｒｅｐｒｅｓｅｎｔａｔｉｖｅ　Ｏｆｆｉｃｅ　ｉｎ　ＳＡＳＴ；　３．Ｓｈａｎｇｈａｉ　Ｒａｄｉｏ　Ｅｑｕｉｐｍｅｎｔ　Ｒｅｓｅａｒｃｈ　Ｉｎｓｔｉｔｕｔｅ，Ｓｈａｎｇｈａｉ　２０００９０，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｉｎｔｒｏｄｕｃｅｓ　ｔｈｅ　ｒｅａｌｉｚａｔｉｏｎ　ｓｃｈｅｍｅ　ａｎｄ　ｋｅｙ　ｔｅｃｈｎｏｌｏｇｙ　ｏｆ　Ｓ　ｂａｎｄ　ＰＬＬ＋ＤＤＳ　ｓｗｅｐｔ　ｆｒｅｑｕｅｎｃｙ　ｓｙｎｔｈｅｓｉｚｅｒ．Ｇｌａｎｃｉｎｇ　ａｄｊ　ｕｓｔｉｎｇ　ｔｈｅ　ＰＬＬ　ａｎｄ　ｎｉｃｅ　ａｄｊ　ｕｓｔｉｎｇ　ｔｈｅ　ＤＤＳ　ｄｅｓｉｇｎ　ａｐｐｒｏａｃｈ　ｉｓ　ｕｓｅｄ　ｔｏ　ｒｅａｌｉｚｅ　ｓｍａｌｌ　ｓｔｅｐ—ｓｉｚｅ。ｈｉｇｈ　ｓｐｅｃｔｒｕｍ　ｐｕｒｉｔｙ　ａｎｄ　ｌｏｗ　ｐｈａｓｅ　ｎｏｉｓｅ．Ｔｈｅ　ｓｐｅｃｉｆｉｃａｔｉｏｎｓ　ｓｈｏｗｓ　ｔｈａｔ　ｔｈｅ　ｓｗｅｐｔ　ｆｒｅｑｕｅｎｃｙ　ｓｙｎｔｈｅｓｉｚｅｒ　ｃａｎ　ｒｅａｌｉｚｅ　ｃｏｎｔｉｎｕｏｕｓ　ｓｉｇｎａｌ，ＬＦＭ　ａｎｄ　ａｇｉｌｅ　ｓｉｇｎａｌ　ｗｉｔｈ　ｈｉｇｈ　ｓｐｅｃｔｒｕｍ　ｐｕｒｉｔｙ　ａｎｄ　ｌｏｗ　ｐｈａｓｅ　ｎｏｉｓｅ．　Ｋｅｙ　ｗｏｒｄｓ：ｐｈａｓｅ—ｌｏｃｋｅｄ　ｌｏｏｐ；ｆｒｅｑｕｅｎｃｙ　ｓｙｎｔｈｅｓｉｚｅｒ；ｐｈａｓｅ　ｎｏｉｓｅ　频时间的长短直接影响着系统整体的性能指标。　０　引言　随着微波电子技术的发展，对频率合成器的　技术指标要求越来越高，特别是对相位噪声、输出　杂散、步进的要求。因为杂散、相噪的好坏以及跳　采用ＤＤＳ与ＰＬＬ相结合的方案是获得低杂散、　低噪声、高捷变、高分辨率的有效技术途径　。　１　原理　１．１　ＤＤＳ工作原理　收一日期Ｉ２０１１一Ｏ４—１５　ＤＤＳ的工作原理实质上是以参考频率源（系　统时钟）对相位进行等可控间隔的采样。基本结　作者筒介ｔ张引信技术的研究。　艳（１９７９一），男，工程师，主要从事导引头与　构包括相位累加器、正弦查询表ＲＯＭ、数模转换　制　导与　引　信　第３２卷　器ＤＡＣ以及附属的低通滤波器ＬＰＦ，ＤＤＳ原理　框图如图１所示　。　中，即相当于做２　的模余运算，相位累加器平均　每２　／Ｋ个时钟周期溢出一次。所以输出频率与　频率控制字和时钟频率的关系为　－厂ＤＤｓ一　ｆｃ　Ｋ（０≤Ｋ≤２　一１）　（１）　厶　式中：＿厂Ｄ。ｓ为ＤＤＳ输出信号的频率；Ｋ为频率控　制字；ｆｃＬＫ为时钟频率；Ｎ为相位累加器的位数。　１．２　ＰＬＬ工作原理　图１　ＤＤＳ原理框图　基本的锁相环结构包括鉴相器（ＰＤ）、环路滤　波器（ＬＦ）、压控振荡器（ＶＣＯ），如图２所示。　图中系统时钟由高稳定度的系统时钟提供，　它用于ＤＤＳ中各个器件的同步。ＤＤＳ工作时，　频率控制字Ｋ在每个时钟周期内与相位累加器　累加一次，得到的相位值在每个时钟周期内以二　进制码的形式去寻址正弦查询表ＲＯＭ，将相位　图２　ＰＬＬ原理框图　信息转变成相应的数字化正弦幅度值，Ｒ０Ｍ输　出的数字化波形序列再经ＤＡＣ得到模拟输出，　ＤＡＣ输出的阶梯波再通过低通滤波器（ＬＰＦ）平　滑后得到一个纯净的正弦信号。实际上相位累加　器以模数２　为基准，随频率控制字Ｋ改变的计　数器，每收到一个时钟它存储的数值就增加１次。　环路工作时，鉴相器将输入信号的相位０　（ｆ）　与压控振荡器的输出信号相位０ｏ（　）进行比较，产　生的误差电压乱　（　）经环路滤波器加到压控振荡　器上，控制其输出频率和相位，使朝两信号的相位　差逐渐减小的方向变化，最后两信号间的频率差　消失，且相位差足够小，从而达到锁定的目的ｌ４］。　在频率控制字寄存器中包含的控制字Ｋ决定计　数器增加的幅度，它会一直加到计数器溢出。当　ＤＤＳ中的相位累加器计数大于２　时，累加器自　动溢出最高位，保留后面的Ｎ比特数字于累加器　２　方案设计　ＤＤＳ＋ＰＬＬ扫频源的结构如图３所示。　图３　ＤＤＳ＋ＰＩ　Ｌ扫频源结构框图　ＤＤＳ的参考信号由晶振产生，其频率为１２０　ＭＨｚ。ＤＤＳ输出的信号频率为，。　，其中心频率　和锁相环的Ｒ计数器、Ｍ计数器送数，从而达到　同步控制的作用。频率合成器的输出信号由＿厂　一６００　ＭＨｚ信号与ＤＤＳ输出信号下混频，再跟　ＶＣＯ输出信号下混频得到，最后输出频率为　＿厂ＯｕＴ—ｆｖｃｏ一（，ｌ—ｆＤＤｓ）　（２）　为６０　ＭＨｚ。锁相环（ＰＬＬ）的参考信号由晶振经　５倍频再３分频得到，ＶＣＯ的输出信号为＾ｃｏ，　其中心频率为３９５０　ＭＨｚ。ＦＰＧＡ通过为ＤＤＳ　第２期　张艳，等：基于ＤＤＳ的Ｓ波段扫频源设计　锁相环芯片是ＡＤ公司的ＡＤＦ４１５６，最大鉴　当　Ｒ。　一Ｍ一１时，式（８）中Ａｆ步进为２００／　相频率为３２　ＭＨｚ，Ｒ计数器的范围为１～３２，Ｍ　计数器的范围为２３￣４０９５。由于参考输入为２００　ＭＨｚ，输出频率为　００　＊Ｍ　ｆｖｃ。一一２由式（６）、（７）、（８）得到：＿厂Ｏ　的步进由＿厂Ｄ。　、　Ｒ、Ｍ三者联合确定。如果当Ｒ、Ｍ固定时，则有　（３）　—ＤＤＳ的输出频率由频率控制字Ｋ控制：　ｆＤＤＤＳ＝——：＝ｂ　“－ｇ　－宵　厂ＣＬＫ　（４）／　式中：Ｎ是ＤＤＳ的相位累加器的位数；Ｎ大则　ＤＤＳ具有小的步进；ｆｃ　是ＤＤＳ的内部时钟。　因此扫频源可以通过调节Ｒ、Ｍ、Ｎ来改变输　出频率，则式（２）可以写成：　－厂ｏＵ　一　一（６００一　＊＾　）　（５）　４３频率步进分析　狈，单售贼嵛口Ｊ以调　Ｋ、ＩＶＩ、』　米吸　钢出坝　率，下面具体分析每调节一个参数得到的结果。　（１）调节ＤＤＳ输出频率ｆ。。　Ａｆ＝　－－ｆｏ　一［　一　（６００－　％，ｘ）］＿Ｉ　２０Ｒ￣Ｍ一　（６００－－　＊　）］一　＊　（６）　当Ｋ　一Ｋ一１时，式（６）中Ａｆ步进为ｆｃ　／　２Ⅳ。　（２）调节锁相环Ｒ计数器　ｚｆ＝　一　一［　一　（６００－－　＊ｆＣＬＫ）卜ＬＩ　２００一￣Ｍ一　（６００一　＊　）］一　＊　当Ｒ　－－Ｒ＋１时，式（７）中△厂步进为［（２０Ｏ＊　Ｍ）／Ｒ］＊［１／（Ｒ＋１）］。　（３）调节锁相环Ｍ计数器　△厂＝＝＝ｆ．ｏ　一厂Ｏ，　一［　一　（６００－－　＊　）卜１　２００＿￣Ｍ＇一　（６００一　＊　）］＝　２００＊（Ｍ－－Ｍ＇）（８）　Ａｆ一　＊ｆ吼　（９）　由式（９）可以得出：当Ｎ＝＝＝３２、Ｋ　一Ｋ一１、　厂ｃＬＫ一５００　ＭＨｚ时，Ａｆ＝０．１１６４　Ｈｚ。因此ＤＤＳ　可以输出细步进的扫频信号，此时再调节Ｒ、Ｍ，　就可以得到大步进的扫频信号输出。　４性能分析　．１　杂散分析　ＤＤＳ芯片为ＡＤ公司的ＡＤ９９５８，实测ＤＤＳ　的输出，得到其在６０　ＭＨｚ附近２　ＭＨｚ范围内输　出杂散较小，ＤＤＳ的输出经过带通滤波器，混频　后再经过带通滤波器，此时杂散已经控制在一７Ｏ　ｄＢｃ以下。锁相环芯片是ＡＤ公司的ＡＤＦ４１５６，　是一款分数分频的锁相环芯片，适当调整环路带　宽来抑制杂散，实测ＡＤＦ４１５６的输出，其输出杂　散就在一７０　ｄＢｃ以下。所以两路信号混频后杂　散均控制在一７０　ｄＢｃ以下。　４．２相噪分析　晶振输出相噪为一１５０　ｄＢｃ／Ｈｚ＠１　ＫＨｚ，经　过５倍频恶化了２０１ｇ　５。实测ＡＤ９９５８输出信号　的相噪为一１２０　ｄＢｃ／Ｈｚ＠１　ＫＨｚ。ＡＤＦ４１５６输　出相噪为一２１３＋１０１ｇ（　。）＋２０１ｇ　Ｎ。因此，最　后输出相噪由ＡＤＦ４１５６输出相噪决定。实测得　到最后输出相噪为一９２　ｄＢｃ／Ｈｚ＠１　ＫＨｚ。　４．３跳频时间分析　ＦＰＧＡ的送数速率很快，其延迟不用考虑，　ＡＤ９９５８最小变频时间为纳秒级，也不用考虑，因　此最后的跳频时间由ＡＤＦ４１５６跳频时间决定。　ＡＤＦ４１５６芯片有快速锁定的功能，所以最后实际　测得的跳频时间为１０　ＵＳ。　５　Ｓ波段信号频率合成器实测结果　图片均由Ｒ＆Ｓ公司的信号分析仪测得。　６０　制　导与　引　信　第３２卷　图４为扫频源相位噪声的测量结果。　一ＭＨｚ频率范围内进行扫频。　４０　一５０　６０　７０　一一｛缸、一８Ｏ　釜圳－９０。　一１ｌ０　ｌ２Ｏ　一频率ｆ／ｋＨｚ　图４频率合成器相噪图　图６扫频源扫频信号　由图４可知，最后输出信号的相位噪声优于　９２　ｄＢｃ／Ｈｚ＠１　ＫＨｚ。　图５为扫频源输出的跳频时间测量结果。　６结论　本文结合ＤＤＳ、ＰＬＬ的特点给出了一种　ＤＤＳ＋ＰＬＬ的扫频源的设计方案，并对频率步　进、杂散、相位杂散等性能进行了分析。测量结果　Ｎ　萋　表明，本方案可获得较好的相位噪声和杂散抑制　性能，并可产生连续波信号、扫频信号和频率捷变　信号，验证了方案的可行性。　参考文献　Ｅｌｉ郑新．微波固态电路设计（第二版）［Ｍ］．北京：电子　时间ｔ／ｌｔｓ　工业出版社，２００６．　图５扫频源跳频时间图　［２］张有正．频率合成技术ＥＭ］．北京：人民邮电出版社，　１９８４．　由图５可知，最后输出信号的跳频时间小于　１０　ＵＳ。　Ｅ３］赵海清．一种新颖的频率合成器捷变频方案ＥＪ］．电　讯技术，２００２，（４）：５－８。　图６为扫频源输出的扫频信号测量。　由图６可知，最后输出信号可以在（ｆｏ±２）　［４３　张厥盛．锁相环频率合成器［Ｍ３．北京：电子工业出　版社，１９９７．　迎订阅《制导与引信》杂