第１４卷第５期 光学精密工程 Ｏｐｔｉｃｓ ａｎｄ Ｐｒｅｃｉｓｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ Ｖｏ１．１４ Ｎｏ。５ ２００６年１Ｏ月 ０Ｃｔ．２００６ Ａｒｔｉｃｌｅ ＩＤ １００４—９２４Ｘ（２００６）０５—０８７６－０７ 基于ＦＰＧＡ的跳时延发射 参考系统的基带数字信号处理 王易因 ，Ｒｅｎｅ ｖａｎ Ｌｅｕｋｅｎ ，Ａｌｌｅ—Ｊａｎ ｖａｎ ｄｅｒ Ｖｅｅｎ ，曾晓洋 ，章倩苓 （１．复旦大学专用集成电路与系统国家重点实验室，上海２００４３３； ２．荷兰代尔夫特理工大学，电子工程系，荷兰） 摘要：超宽带（ＵＷＢ）通信通过传输能量极低的极短脉冲和占用超大带宽来完成短距离的高速通信。由于其极高的数据 传输率，抗多径衰落，低成本和低功耗等诸多优点，成为短距离无线通信系统的研究热点。在有诸多优点的同时，它的 实现又面临着很多挑战，比如系统采样率极高，对同步精度要求极高，信道估计极为复杂。而跳时延发射参考（Ｄｅｌａｙ Ｈｏｐｐｅｄ Ｔｒａｎｓｍｉｔｔｅｄ Ｒｅｆｅｒｅｎｃｅ－－ＤＨＴＲ）系统是超宽带系统的一个低复杂度的实际可行的方案：通过在模拟域做相关操 作，大大降低了系统的采样率和数字信号处理的数据量；把传输的参考脉冲作为信号脉冲的污损模板，绕过了复杂的信 道估计问题。本文的工作是ＡＩＲＬＩＮＫｌ４ 项目演示任务的一部分。文中说明了ＤＨＴＲ ＵＷＢ通信系统的工作原理；分析 给出系统的框架结构；通过对文献［３］给出的接收信号数学模型进行简化，分析得到了同步解调的方法；并针对ＤＨＴＲ 系统符号同步方法，提出了两种电路实现的结构一串行同步和并行同步结构；然后用ＦＰＧＡ实现了ＤＨＴＲ系统发射端 和接收端的基带数字信号处理部分；最后搭建了一个完整的验证平台，对系统进行了功能验证。此系统的电路综合结果 表明系统实现了低复杂度、低成本，证明了它在超宽带通信中的可行性和实用性。 关键词：高速通信；跳时延发射参考；超宽带；同步电路 文献标识码：Ａ 中图分类号：ＴＮ９２５ ＤＳＰ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｆｏｒ ｄｅｌａｙ ｈｏｐｐｅｄ ｔｒａｎｓｍｉｔｔｅｄ ｒｅｆｅｒｅｎｃｅ ｓｙｓｔｅｍ ｂａｓｅｄ ｏｎ ＦＰＧＡ ＷＡＮＧ Ｙｉ～ｙｉｎ ，Ｒｅｎｅ ｖａｎ Ｌｅｕｋｅｎ ，Ａｌｌｅ—Ｊａｎ ｖａｎ ｄｅｒ Ｖｅｅｎ ，ＺＥＮＧ Ｘｉａｏ—ｙａｎｇ ，ＺＨＡＮＧ Ｑｉａｎ－ｌｉｎｇ １．Ｓｔａｔｅ Ｋｅｙ Ｌａｂｏｒａｔｏｒｙ ｏｆ ＡＳＩＣ ａｎｄ Ｓｙｓｔｅｍ，Ｆｕｄａｎ Ｕｎｉｖｅｒｓｉｔｙ，Ｓｈａｎｇｈａｉ ２００４３３ Ｃｈｉｎａ； ２．Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｅｌｅｃｔｒｉｃａｌ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｄｅｌｆｔ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ，Ｈｏｌｌａｎｄ） Ａｂｓｔｒａｃｔ：Ｕｌｔｒａ Ｗｉｄｅｂａｎｄ（ＵＷＢ）ｓｙｓｔｅｍ ｉＳ ａｎ ａｔｔｒａｃｔｉｖｅ ｈｉｇｈ ｓｐｅｅｄ ｗｉｒｅｌｅｓｓ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｃｈｅｍｅ ｆｏｒ ｓｈｏｒｔ ｒａｎｇｅ ｃｏｒｎ— ｍｕｎｉｃａｔｉｏｎ．Ｉｔ ｔｒａｎｓｍｉｔｓ ｅｘｔｒｅｍｅｌｙ ｓｈｏｒｔ ｐｕｌｓｅｓ，ｗｈｉｃｈ ｏｃｃｕｐｙ ｕｌｔｒａ ｗｉｄｅ ｂａｎｄ．Ｉｔ ｇｅｔｓ ｍｏｒｅ ａｎｄ ｍｏｒｅ ａｔｔｅｎｔｉｏｎ，ｂｅｃａｕｓｅ ｏｆ ｉｔｓ ｈｉｇｈ ｄａｔａ ｃａｐａｂｉｌｉｔｙ，ｆａｄｉｎｇ ｒｅｓｉｓｔａｎｃｅ，ｌｏｗ ｃｏｓｔ ａｎｄ ｌｏｗ ｐｏｗｅｒ，ｅｔｃＷｈｉｌｅ ｈａｖｉｎｇ ＳＯ ｍａｎｙ ａｄｖａｎｔａｇｅｓ，ｉｔ ａｌｓｏ ｃｏｎ— ．ｆｒｏｎｔｓ ｍａｎｙ ｃｈａｌｌｅｎｇｅｓ，ｓｕｃｈ ａｓ ｖｅｒｙ ｈｉｇｈ ｓｙｓｔｅｍ ｓａｍｐｌｉｎｇ ｒａｔｅ，ｒｉｇｏｒ ｒｅｑｕｅｓｔ ｆｏｒ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ａｎｄ ｆｏｒｍｉｄａｂｌｅ ｃｈａｎｎｅｌ ｅｓｔｉｍａｔｉｏｎ．Ｄｅｌａｙ－Ｈｏｐｐｅｄ Ｔｒａｎｓｍｉｔｔｅｄ Ｒｅｆｅｒｅｎｃｅ（ＤＨＴＲ）ｓｙｓｔｅｍ ｉｓ ａ ｌｏｗ ｃｏｍｐｌｅｘｉｔｙ ａｎｄ ｐｒａｃｔｉｃａｌ ｓｃｈｅｍｅ ｆｏｒ ＵＷＢ ｃｏｍｍｕｎｉｃａｔｉｏｎ．Ｉｔ ｄｒａｇｓ ｄｏｗｎ ｔｈｅ ｓａｍｐｌｉｎｇ ｒａｔｅ ｏｆ ｔｈｅ ｓｙｓｔｅｍ ｂｙ ｄｅａｌｉｎｇ ｗｉｔｈ ｃｏｒｒｅｌａｔｉｏｎ ｉｎ ｔｈｅ ａｎａｌｏｇ ｄｏｍａｉｎ ａｎｄ ｂｙ— ｐａｓｓｅｓ ｔｈｅ ｆｏｒｍｉｄａｂｌｅ ｃｈａｎｎｅｌ ｅｓｔｉｍａｔｉｏｎ ｂｙ ｕｓｉｎｇ ｔｈｅ ｒｅｆｅｒｅｎｃｅ ｐｕｌｓｅ ａＳ ａ ｄｉｒｔｙ ｔｅｍｐｌａｔｅ ｆｏｒ ｔｈｅ ｓｉｇｎａｌ ｐｕｌｓｅ．Ｔｈｅ ｗｏｒｋ ｓｈｏｗｎ ｉｎ ｔｈｉｓ ｐａｐｅｒ ｉｓ ｐａｒｔ ｏｆ ｔｈｅ ｄｅｍｏｎｓｔｒａｔｉｏｎ ｏｆ ＡＩＲＬＩＮＫⅢｐｒｏｊｅｃｔ．Ｔｈｅ ｐａｐｅｒ ｅｘｐｌａｉｎｓ ｔｈｅ ｗｏｒｋｉｎｇ ｐｒｉｎｃｉｐｌｅ ｏｆ ｔｈｅ Ｒｅｃｅｉｖｅｄ ｄａｔｅ：２００６－０３－１６；Ｒｅｖｉｓｅｄ ｄａｔｅ：２００６－０７－２７． Ｆｏｕｎｄａｔｉｏｎ ｉｔｅｍ：Ｓｕｐｐｏｒｔｅｄ ｉｎ ｐａｒｔ ｂｙ ｔｈｅ Ｄｕｔｃｈ Ｍｉｎ．Ｅｃｏｎ．Ａｆｆａｉｒｓ／Ｍｉｎ．Ｅｄｕｃａｔｉｏｎ Ｆｒｅｅｂａｎｄ Ｉｍｐｕｌｓｅ ＡＩＲＬＮＫ Ｐｒｏｊｅｃｔ． 维普资讯 http://www.cqvip.com
Ｎｏ．５ ＷＡＮＧ Ｙｉ－ｙｉｎ，ｅｔ ａｌ：ＤＳＰ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｆｏｒ ｄｅｌａｙ ｈｏｐｐｅｄ ｔｒａｎｓｍｉｔｔｅｄ ｒｅｆｅｒｅｎｃｅ ｓｙｓｔｅｍ…… ８７７ ＤＨＴＲ ｓｙｓｔｅｍ ａｎｄ ｐｒｏｐｏｓｅｓ ｔｈｅ ｓｙｓｔｅｍ ａｒｃｈｉｔｅｃｔｕｒｅ．Ｉｔ ｓｈｏｗｓ ｔｈｅ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ａｎｄ ｄｅｔｅｃｔｉｏｎ ｍｅｔｈｏｄ ｂｙ ａｎａｌｙｚｉｎｇ ａｎｄ ｓｉｍｐｌｉｆｙｉｎｇ ｔｈｅ ｓｉｇｎａｌ ｍｏｄｅｌ ｐｒｏｐｏｓｅｄ ｉｎ ｒｅｆｅｒｅｎｃｅ［３］．Ｔｗｏ ｃｉｒｃｕｉｔ ａｒｃｈｉｔｅｃｔｕｒｅｓ ｆｏｒ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ａｒｅ ｐｒｏＰｏｓｅｄ：ｔｈｅ ｓｅ— ｒｉａｌ ｓｏｌｕｔｉｏｎ ａｎｄ ｔｈｅ ｐａｒａｌｌｅｌ ｓｏｌｕｔｉｏｎ．Ｔｈｅｎ ｔｈｅ ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ｐａｒｔｓ ｏｆ ｔｈｅ ＤＨＴＲ ｓｙｓｔｅｍ ａｒｅ ｉｍｐｌｅｍｅｎｔｅｄ ｏｎ ａ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ（ＦＰＧＡ）．Ａ ｃｏｍｐｌｅｔｅ ｖｅｒｉｆｉｃａｔｉｏｎ ｐｌａｔｆｏｒｍ ｉｓ ｃｏｎｓｔｒｕｃｔｅｄ ｔｏ ｖｅｒｉｆｙ ｔｈｅ ｆｕｎｃｔｉｏｎ ｏｆ ｔｈｅ ｓｙｓ— ｔｅｍ，Ｔｈｅ １ｏｗ ｃｏｍｐｌｅｘｉｔｙ ａｎｄ １ｏｗ ｃｏｓｔ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ｔｈｅ ｗｈｏｌｅ ｓｙｓｔｅｍ ｐｒｏｖｅｓ ｉｔｓ ｐｏｓｓｉｂｉｌｉｔｙ ａｎｄ ｐｒａｃｔｉｃａｂｉｌｉｔｙ ｉｎ ＵＷＢ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ． Ｋｅｙ ｗ０ｒｄｓ：ｈｉ ｓｐｅｅｄ ｗｉｒｅｌｅｓｓ ｃｏｍｍｕｎｉｃａｔｉｏｎ；Ｄｅｌａｙ Ｈｏｐｐｅｄ Ｔｒａｎｓｍｉｔｔｅｄ Ｒｅｆｅｒｅｎｃｅ（ＤＨＴＲ）；Ｕｌｔｒａ Ｗｉｄｅｂａｎｄ（ＵＷＢ）； ｓｙｎｃｈｒｏｎｏｕｓ ｃｉｒｃｕｉｔ １ Ｉｎｔｒｏｄｕｃｔｉｏｎ Ｆｏｒ ｏｖｅｒｌａｙ ｏｎ ｅｘｉｓｔｉｎｇ ｆｒｅｑｕｅｎｃｙ ａｌｌｏｃａ— ｔｉｏｎｓ，ａｌｏｎｇ ｗｉｔｈ ｐｒｏｍｉｓｅｓ ｏｆ ｈｉｇｈ ｄａｔａ ｒａｔｅｓ， ｌｏｗ ｃｏｓｔ ａｎｄ ｌｏｗ ｃｏｍｐｌｅｘｉｔｙ，ｔｈｅ ｕｌｔｒａ—ｗｉｄｅｂａｎｄ ｆ ＵＷＢ）ｉｓ ａｎ ａｔｔｒａｃｔｉｖｅ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｗｉｒｅｌｅｓｓ ｃｏｍｍｕｎｉｃａｔｉｏｎ．Ａ ｐｒａｃｔｉｃａｌ ＵＷＢ ｃｏｍｍｕｎｉｃａ— ｔｉｏｎ ｓｃｈｅｍｅ ｉｓ ｇｉｖｅｎ ｂｙ ｔｈｅ Ｄｅｌａｙ—Ｈｏｐｐｅｄ Ｔｒａｎｓｍｉｔｔｅｄ—Ｒｅｆｅｒｅｎｃｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ （ＤＨＴＲ ｓｙｓｔｅｍ）ｐｒｏｐｏｓｅｄ ｂｙ Ｈｏｃｔｏｒ ａｎｄ Ｔｏｍ— ｌｉｎｓｏｎＥ 一 ．Ｉｔ ｉｓ ｂａｓｅｄ ｏｎ ｔｈｅ ｔｒａｎｓｍｉｓｓｉｏｎ ｏｆ Ｄａｉｒｓ ｏｆ ｐｕｌｓｅｓ ｗｈｏｓｅ ｃｏｒｒｅｌａｔｉｏｎ ｃａｒｒｉｅｓ ｔｈｅ ｉｎ— ｆｏｒｍａｔｉｏｎ：ｔｈｉｓ ｉｓ ｕｎｃｈａｎｇｅｄ ａｆｔｅｒ ｃｏｎｖｏｌｕｔｉｏｎ ｂｙ ｔｈｅ ｐｒｏｐａｇａｔｉｏｎ ｃｈａｎｎｅｌ ｓｉｎｃｅ ｂｏｔｈ ｐｕｌｓｅｓ ｅｘ— Ｄｅｒｉｅｎｃｅ ｔｈｅ ｓａｍｅ ｄｉｓｔｏｒｔｉｏｎ． Ｆｏｒ ｓｙｎｃｈｒｏｎｉｚａ— ｔｉｏｎ ａｎｄ ｄｅｔｅｃｔｉｏｎ，ｔｈｅ ｉｎｄｉｖｉｄｕａｌ ｃｈａｎｎｅｌ ｃｏｅｆｆｉ— ｃｉｅｎｔｓ ｄｏ ｎｏｔ ｈａｖｅ ｔｏ ｂｅ ｅｓｔｉｍａｔｅｄ，ｗｈｉｃｈ ｍａｋｅｓ ｔｈｉｓ ａ ｍｕｃｈ ｍｏｒｅ ａｔｔｒａｃｔｉｖｅ ｓｃｈｅｍｅ ｔｈａｎ ｓｏｍｅ ｏｆ ｔｈｅ ｐｒｏｐｏｓｅｄ ｒａｋｅ ｔｒａｎｓｃｅｉｖｅｒｓ． ０ｕｒ ａｉｍ ｉｎ ｔｈｉｓ ｐａｐｅｒ ｉｓ ｔｏ ｃｏｎｓｉｄｅｒ ａ ｐｒａｃｔｉ— ｃａ１ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ｔｈｅ ｄｉｇｉｔａｌ ｐａｒｔｓ ｏｆ ｔｈｅ ＤＨＴＲ ｓｙｓｔｅｍ ｏｎ ａｎ ＦＰＧＡ ｐｒｏｔｏｔｙｐｅ ｂｏａｒｄ・ Ｗｅ ｐｒｏｐｏｓｅ ｔｗｏ ｈａｒｄｗａｒｅ ａｒｃｈｉｔｅｃｔｕｒｅｓ ｆｏｒ ｄｅ— ｔｅｃｔｉｏｎ ａｎｄ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ：ａ ｓｅｒｉａｌ ａｎｄ ａ ｐａｒａｌ— ｌｅｌ ａｒｃｈｉｔｅｃｔｕｒｅｓ．Ｗｅ ｗｉｌｌ ｓｈｏｗ ｔｈｅ ｓｙｎｔｈｅｓｉｓ ｒｅ— ｓｕＩｔｓ ｆｏｒ ｔｈｅ ｓｅｒｉａｌ ａｒｃｈｉｔｅｃｔｕｒｅ：ｔｈｉｓ ｇｉｖｅｓ ａｎ ｉｎ— ｄｉｃａｔｉｏｎ ｏｎ ｈｏｗ ｆａｓｔ ｔｈｅ ｔｒａｎｓｃｅｉｖｅｒ ｃａｎ ｂｅ ａｎｄ ．ｈｏｗ ｍａｎｙ ｒｅｓｏｕｒｃｅｓ ｉｔ ｅｍｐｌｏｙｓ． Ｔｈｉｓ ｒｅｓｅａｒｃｈ ｉｓ ｐａｒｔ ｏｆ ｔｈｅ ＡＩＲＩ ＩＮＫ ｐｒｏ— ｅｃｔ［４］ｗｈｅｒｅ ｏｔｈｅｒ ｗｏｒｋ ｐａｃｋａｇｅｓ ｃｏｎｓｉｄｅｒ ｔｈｅ ａｎｔｅｎｎａ ｄｅｓｉｇｎ，ａｎａｌｏｇ ｅｌｅｃｔｒｏｎｉｃｓ，ａｎｄ ｃｏｍｍｕ— ｎｉｃａｔｉｏｎ／ｎｅｔｗｏｒｋｉｎｇ ｌａｙｅｒｓ．Ｉｎ ｔｈｅ ｄｅｓｉｇｎ，ｔｈｅ ｒｅｌａｔｉｖｅ１ｖ ｌｏｗ ｃｌｏｃｋ ｓｐｅｅｄ ｏｆ ａｎ ＦＰＧＡ ｉｓ ｏｆｆｓｅｔ ｂｙ ｉｔｓ ｈｉｇｈ ｄｅｇｒｅｅ ｏｆ ｐａｒａｌｌｅｌｉｓｍ ａｎｄ Ｉ／０ ｃａｐａｂｉｌ— ｉｔｉｅｓ，ｓｏ ｔｈａｔ ｎｏｎｅｔｈｅｌｅｓｓ ａｎ ａｃｃｅｐｔａｂｌｅ ｄａｔａ ｒａｔｅ ｃａｎ ｂｅ ａｃｈｉｅｖｅｄ． Ｔｈｅ ｐａｐｅｒ ｉｓ ｏｒｇａｎｉｚｅｄ ａｓ ｆｏｌｌｏｗｓ．Ｉｎ ｓｅｃ— ｔｉｏｎ ＩＩ，ｗｅ ｉｎｔｒｏｄｕｃｅ ｔｈｅ ｓｔｒｕｃｔｕｒｅ ｏｆ ｔｈｅ ＤＨＴＲ ｓｖｓｔｅｍ，ｉｔｓ ｗｏｒｋｉｎｇ ｐｒｉｎｃｉｐｌｅｓ，ａｎｄ ｅｘｐｌａｉｎ ｈｏｗ ｔｏ ｍｏｄｅ１ ａ ｓｉｍｐｌｉｆｉｅｄ ｖｅｒｓｉｏｎ ｏｆ ｔｈｅ ｓｙｓｔｅｍ．Ｉｎ Ｓｅｃｔｉｏｎ ＩＩＩ，ａｌｇｏｒｉｔｈｍｓ ｆｏｒ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ａｎｄ ｄｅｍｏｄｕｌａｔｉｏｎ ａｒｅ ｐｒｅｓｅｎｔｅｄ．Ｗｅ ｐｒｏｐｏｓｅ ｔｗｏ ａｒ— ｃｈｉｔｅｃｔｕｒｅｓ ｔｏ ｉｍｐｌｅｍｅｎｔ ｔｈｅ ａｌｇｏｒｉｔｈｍｓ．Ｓｅｃｔｉｏｎ ＩＶ ｓｈｏｗｓ ｔｈｅ ｓｙｎｔｈｅｓｉｓ ｒｅｓｕｌｔｓ ｆｏｒ ｔｈｅ ｓｅｒｉａｌ ａｒ— ｃｈｉｔｅｃｔｕｒｅ．Ｆｉｎａｌｌｙ，ｃｏｎｃｌｕｓｉｏｎｓ ａｒｅ ｄｒａｗｎ ｉｎ Ｓｅｃｔｉｏｎ Ｖ． ２ ＤＨＴＲ ｓｙｓｔｅｍ Ｔｈｅ ｄｅｌａｙ—ｈｏｐｐｅｄ ｔｒａｎｓｍｉｔｔｅｄ—ｒｅｆｅｒｅｎｃｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ ｔｒａｎｓｍｉｔｓ ｐｕｌｓｅｓ ｉｎ ｐａｉｒｓ （ａｓ ａ ｄｏｕｂｌｅｔ）．Ｔｈｅ ｆｉｒｓｔ ｐｕｌｓｅ ｉｓ ｕｓｅｄ ａｓ ａ ｒｅｆｅｒ— ｅｎｃｅ ａｎｄ ｔｈｅ ｓｅｃｏｎｄ ｉｓ ｕｓｅｄ ｔｏ ｃａｒｒｙ ｔｈｅ ｉｎｆｏｒｍａ— ｔｉｏｎ．Ｔｈｅ ｐｕｌｓｅｓ ａｒｅ ｓｅｐａｒａｔｅｄ ｂｙ ａ ｓｈｏｒｔ ｔｉｍｅ ｉｎｔｅｒｖａ１，ｗｈｉｃｈ ｉｓ ｋｎｏｗｎ ｂｙ ｂｏｔｈ ｔｈｅ ｔｒａｎｓｍｉｔｔｅｒ ａｎｄ ｔｈｅ ｒｅｃｅｉｖｅｒ ｉｎ ａｄｖａｎｃｅ．Ｔｈｉｓ ｓｅｐａｒａｔｉｏｎ ｃｈａｎｇｅｓ ｆｒｏｍ ｄｏｕｂｌｅｔ ｔｏ ｄｏｕｂｌｅｔ ａｃｃｏｒｄｉｎｇ ｔｏ ａ ｕｓｅｒ—ｓｐｅｃ：ｉｆｉｃ“ｄｅｌａｙ ｃｏｄｅ”．Ｔｈｅ ａｎａｌｏｇ ｐａｒｔ ｏｆ ｔｈｅ ｒｅｃｅｉｖｅｒ ｃｏｒｒｅｌａｔｅｓ ｔｈｅ ｒｅｃｅｉｖｅｄ ｓｉｇｎａｌ ｗｉｔｈ ｓｅｖｅｒａｌ ｔｉｍｅ ｓｈｉｆｔｓ ｕｓｉｎｇ ａ ｂａｎｋ ｏｆ ｄｅｌａｙ ｌｉｎｅｓ， ｉｎｔｅｇｒａｔｅｓ ｔｈｅ ｒｅｓｕｌｔｓ，ａｎｄ ｓｕｂｓｅｑｕｅｎｔｌｙ ｓａｍｐｌｅｓ ｔｈｅ ｏｕｔｐｕｔｓ ｆｏｒ ｄｉｇｉｔａｌ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ａｎｄ ｄｅ— ｍｏｄｕｌａｔｉｏｎ．Ｔｈｕｓ，ｔｈｅ ａｎａｌｏｇ ｐａｒｔｓ ｏｆ ｔｈｅ ｓｙｓ— ｔｅｍ ｄｏ ｎｏｔ ｃｏｎｔａｉｎ ａｎｙ ｔｉｍｅ—ｄｅｐｅｎｄｅｎｔ ｏｒ ｐａｒａ— ｍｅｔｒｉｃ ｐａｒｔｓ，ｗｈｉｃｈ ｉｓ ｉｍｐｏｒｔａｎｔ ｓｉｎｃｅ ｔｈｅｙ ｒｕｎ ａｔ ｍａｘｉｍｕｍ ｓｐｅｅｄ． Ｔｈｅ ｔｒａｎｓｍｉｔｔｅｄ ｍｅｓｓａｇｅｓ ａｒｅ ｒ ｅｐｒｅｓｅｎｔｅｄ ｂｙ ｓｙｍｂｏｌｓ．Ａ ｓｙｍｂｏｌ ｉｓ ｃｏｍｐｏｓｅｄ ｏｆ ｓｅｖｅｒａｌ ｄｏｕｂｌｅｔｓ，ｗｈｅｒｅ，ｓｉｍｉｌａｒ ｔｏ ＣＤＭＡ ｓｙｓｔｅｍｓ， 维普资讯 http://www.cqvip.com
８７８ Ｏｐｔｉｃｓ ａｎｄ Ｐｒｅｃｉｓｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ Ｖｏ１．１４ ｅａｃｈ ｄｏｕｂｌｅｔ ｒｅｐｒｅｓｅｎｔｓ ａ ｃｈｉｐ．Ｆｉｇ．１ ｓｈｏｗｓ ａｎ ｅｘａｍｐｌｅ ｏｆ ｔｈｅ ｓｉｇｎａｌ ｐａｔｔｅｒｎ ｔｏ ｔｒａｎｓｍｉｔ ｏｎｅ ｓｙｍｂｏ１．Ｉｎ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ｏｕｒ ｓｙｓｔｅｍ，ａ ｓｙｍｂｏｌ ｓ ｃｏｎｓｉｓｔｓ ｏｆ ８ ｃｈｉｐｓ ｃＥｋ］，ｋ一１，…，８，ｗｈｅｒｅ ｅａｃｈ ｃｈｉｐ ｉｓ ａ ｆｒａｍｅ ｗｉｔｈ ａ ｄｕｒａｔｉｏｎ ｏｆ ２Ｏ ｎｓ．Ｉｎ ｔｈｅ ｆｒａｍｅ，ｔｗｏ ｎａｒｒｏｗ ｐｕｌｓｅｓ ｇ（ ）ｆｏｒｍ ａ ｄｏｕｂｌｅｔ ｄ （ ）．Ｔｈｅ ｆｉｒｓｔ ｐｕｌｓｅ ｉｓ ａ ｆｉｘｅｄ ｒｅｆｅｒｅｎｅｅ ｐｕｌｓｅ。 ａｎｄ ｔｈｅ ｓｅｃｏｎｄ ｏｎｅ ｈａｓ ａ ｐｏｌａｒｉｔｙ ｗｈｉｃｈ ｄｅｐｅｎｄｓ ｏｎ ｔｈｅ ｓｙｍｂｏｌ ５ ａｎｄ ｉｓ ｍｏｄｕｌａｔｅｄ ｂｙ ｃＥｋ］．Ｔｈｅ ｄｏｕｂｌｅｔ ｃａｎ ｂｅ ｆｏｒｍｕｌａｔｅｄ ａｓ （ ）一ｇ（ ）＋ｃＥｋ］＊ｓ ｇ（ 一Ｄ［是］），ｋ一１，…，８． （１） Ｗｈｅｒｅ，ｓ ｉｓ ｔｈｅ ｓｙｍｂｏｌ ｖａｌｕｅ ａｎｄ ｃａｎ ｂｅ——１ ｏｒ １；ｃＥｋ］ｉｓ ｔｈｅ ｃｈｉｐ ｖａｌｕｅ，ｗｈｉｃｈ ｃａｎ ａｌｓｏ ｂｅ一１ ｏｒ １，ａｎｄ ｃｏｎｓｔｉｔｕｔｅｓ ａ ｕｓｅｒ—ｓｐｅｃｉｆｉｃ ｃｏｄｅ．Ｄ［是］ ｉｓ ｔｈｅ ｕｓｅｒ—ｓｐｅｃｉｆｉｃ ｄｅｌａｙ ｔｉｍｅ ｓｅｑｕｅｎｃｅ，ｗｉｔｈ ｖａｌｕｅｓ ｔｈａｔ ａｒｅ ａ ｍｕｌｔｉｐｌｅ ｏｆ ０．５ ｎｓ．Ｉｎ ｏｕｒ ｓｙｓ— ，ｔｅｍ，ｗｅ ｕｓｅ ５ ｐｏｓｓｉｂｌｅ ｖａｌｕｅｓ，Ｄ［是］∈｛０．５ ｎｓ， …，２．５ ｎｓ｝． Ｏｎｅ ｓｙｍｂｏｌ Ｆｉｇ．１ Ｓｔｒｕｃｔｕｒｅ ｏｆ ｏｎｅ ｔｒａｎｓｍｉｔｔｅｄ ｓｙｍｂｏｌ Ａ ｂｌｏｃｋ ｄｉａｇｒａｍ ｏｆ ｔｈｅ ｔｒａｎｓｃｅｉｖｅｒ ｓｙｓｔｅｍ ｉｓ ｓｈｏｗｎ ｉｎ Ｆｉｇ．２．Ｔｈｅ ｕｐｐｅｒ ｐａｒｔ ｏｆ Ｆｉｇ．２ ｉｎ— ｄｉｃａｔｅｓ ｔｈｅ ｔｒａｎｓｍｉｔｔｅｒ ａｎｄ ｔｈｅ ｌｏｗｅｒ ｐａｒｔ ｄｅｐｉｃｔｓ ｔｈｅ ｒｅｃｅｉｖｅｒ．Ｔｈｅ ｐｕｌｓｅｓ ｔｒａｎｓｍｉｔｔｅｄ ｂｙ ｔｈｅ ａｎ— ｔｅｎｎａ ｉｎ ｔｈｅ ｔｒａｎｓｍｉｔｔｅｒ ｇｏ ｔｈｒｏｕｇｈ ｔｈｅ ｗｉｒｅｌｅｓｓ ｃｈａｎｎｅｌ ａｎｄ ａｒｅ ｒｅｃｅｉｖｅｄ ｂｙ ｔｈｅ ａｎｔｅｎｎａ ｉｎ ｔｈｅ ｒｅｃｅｉｖｅｒ．Ｔｈｅ ｄａｓｈｅｄ ｌｉｎｅ ｄｉｖｉｄｅｓ ｔｈｅ ｄｉｇｉｔａｌ ｐａｒｔ ｆｒｏｍ ｔｈｅ ａｎａｌｏｇ ｐａｒｔ ｏｆ ｔｈｅ ｔｒａｎｓｍｉｔｔｅｒ ａｎｄ ｔｈｅ ｒｅｃｅｉｖｅｒ．Ａｌｌ ｔｈｅ ｄｉｇｉｔａｌ ｐａｒｔｓ ａｒｅ ｉｍｐｌｅｍｅｎｔｅｄ ｏｎ ａｎ ＦＰＧＡ． Ｔｗｅｌｖｅ ｏｕｔｐｕｔ ｐｉｎｓ ｏｆ ｔｈｅ ＦＰＧＡ ａｒｅ ｕｓｅｄ ｔｏ ｒｅｐｒｅｓｅｎｔ ｔｈｅ ｔｗｏ ｐｕｌｓｅｓ ｉｎ ａ ｆｒａｍｅ ａｎｄ ｔｈｅｉｒ ｄｉｓｐｌａｃｅｍｅｎｔｓ．Ｉｎ ｐａｒｔｉｃｕｌａｒ，ｂｉｎａｒｙ ｐｉｎｓ Ｐｏ， …，Ｐ５ ｒｅｐｒｅｓｅｎｔ ｔｈｅ ｐｒｅｓｅｎｃｅ ｏｆ ａ ｐｏｓｉｔｉｖｅ ｐｕｌｓｅ ａｔ ｄｉｓｐｌａｃｅｍｅｎｔｓ ｏｆ ０，…，５ ｔｉｍｅｓ ０．５ ｎｓ。ａｎｄ ｓｉｍｉｌａｒｌｙ Ｎ０，…，Ｎ５ ｒｅｐｒｅｓｅｎｔ ｔｈｅ ｐｒｅｓｅｎｃｅ ｏｆ ｎｅｇａｔｉｖｅ ｐｕｌｓｅｓ．Ｉｆ ｔｈｅｒｅ ｉｓ ａ ｓｉｇｎａｌ ｔｏ ｔｒａｎｓｍｉｔ， Ｐ［Ｏ Ｐ【１ Ｐ［２ Ｐ［３ Ｐ［４ Ｐ［５ 《 Ｎ０ ｌ广＿］ Ｍ１ Ｎ２’ Ｎ３ Ｎ４ Ｎ５ Ａｎａｌｏｇ ｐａｒｔ Ｆｉｇ．２ Ｓｃｈｅｍａｔｉｃ ｂｌｏｃｋ ｄｉａｇｒａｍ ｏｆ ＤＨＴＲ ｓｙｓｔｅｍ ｔｈｅｎ ｅｉｔｈｅｒ Ｐ０ ｏｒ Ｎｏ ｗｉｌｌ ｂｅ ｌｏｇｉｃａｌｌｙ‘１’ｔｏ ｒｅ— ｐｒｅｓｅｎｔ ｔｈｅ ｒｅｆｅｒｅｎｃｅ ｐｕｌｓｅ，ａｎｄ ｏｎｌｙ ｏｎｅ ｏｆ Ｐ１， …，Ｐ５，Ｎｌ，…，Ｎ５ ｗｉｌｌ ｂｅ‘１’ｔｏ ｒｅｐｒｅｓｅｎｔ ｔｈｅ ｓｉｇｎａｌ ｐｕｌｓｅ ａｎｄ ｉｔｓ ｔｉｍｅ ｏｆｆｓｅｔ．Ｔｈｅ ｔｉｍｅ ｓｈｉｆｔｓ ａｒｅ ｉｍｐｌｅｍｅｎｔｅｄ ｂｙ ａｎａｌｏｇ ｄｅｌａｙ ｌｉｎｅｓ（Ｄ１，Ｄ２， …，Ｄ５ ｉｎ ｔｈｅ ｆｉｇｕｒｅ；ｉｎ ｐｒａｃｔｉｃｅ，ｗｅ ｕｓｅ ａ ｓｌｉｇｈｔｌｙ ｄｉｆｆｅｒｅｎｔ ｓｃｈｅｍｅ ｗｉｔｈ ｏｎｌｙ ａ ｓｉｎｇｌｅ ｔａｐｐｅｄ ｄｅｌａｙ ｌｉｎｅ）．Ｔｈｅ ｄｅｌａｙｅｄ ｓｉｇｎａｌｓ ａｒｅ ａｄｄ— ｅｄ ｔｏｇｅｔｈｅｒ ａｎｄ ｓｅｎｔ ｉｎｔｏ ｔｈｅ ｐｕｌｓｅ ｇｅｎｅｒａｔｏｒｓ （ｏｎｅ ｆｏｒ ａ ｐｏｓｉｔｉｖｅ ｐｕｌｓｅ ａｎｄ ａ ｓｅｐａｒａｔｅ ｏｎｅ ｆｏｒ ａ ｎｅｇａｔｉｖｅ ｐｕｌｓｅ），ｗｈｉｃｈ ｇｅｎｅｒａｔｅ ｎａｒｒｏｗ ｐｕｌｓｅｓ ｉｎ ｓｅｑｕｅｎｃｅ．Ｔｈｅ ａｎａｌｏｇ ｐｕｌｓｅｓ ａｒｅ ａｄｄｅｄ ｔｏ— ｇｅｔｈｅｒ，ｓｅｎｔ ｉｎｔｏ ｔｈｅ ａｍｐｌｉｆｉｅｒ ａｎｄ ｔｒａｎｓｍｉｔｔｅｄ ｂｙ ｔｈｅ ａｎｔｅｎｎａ．Ｔｈｅ ｐｕｌｓｅｓ ａｒｅ ｔｒａｎｓｍｉｔｔｅｄ ａｎｄ ｔｈｅｎ ｒｅｃｅｉｖｅｄ ｂｙ ｔｈｅ ａｎｔｅｎｎａ ｉｎ ｔｈｅ ｒｅｃｅｉｖｅｒ．Ｔｈｅ ｒｅｃｅｉｖｅｄ ｓｉｇｎａｌｓ ｇｏ ｔｈｒｏｕｇｈ ａ ｂａｎｋ ｏｆ ｄｅｌａｙ ｌｉｎｅｓ （ｔｈｅ ｓａｍｅ ｄｅｌａｙ ｐｅｒｉｏｄｓ ａｓ ｕｓｅｄ ｉｎ ｔｈｅ ｔｒａｎｓｍｉｔ— ｔｅｒ），ａｒｅ ｃｏｒｒｅｌａｔｅｄ，ｉｎｔｅｇｒａｔｅｄ ｏｖｅｒ ａ ｐｅｒｉｏｄ ｏｆ ２０ ｎｓ，ａｎｄ ｓａｍｐｌｅｄ ｂｙ ａｎ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒ．Ｔｈｉｓ ｐｒｏｃｅｄｕｒｅ ｇｉｖｅｓ ａ ｓｔｒｏｎｇ ｐｏｓｉｔｉｖｅ（ｏｒ ｎｅｇａｔｉｖｅ） ｒｅｓｐｏｎｓｅ ｉｎ ｔｈｏｓｅ ｄｅｌａｙ ｂｒａｎｃｈｅｓ ｔｈａｔ ｍａｔｃｈ ｔｈｅ ｄｅｌａｙ ｏｆ ｔｈｅ ｔｒａｎｓｍｉｔｔｅｄ ｄｏｕｂｌｅｔ，ａｎｄ ａｐｐｒｏｘｉ— ｍａｔｅｌｙ ａ ｚｅｒｏ ｒｅｓｐｏｎｓｅ ｆｏｒ ｏｔｈｅｒ（ｎｏｎ—ｍａｔｃｈｉｎｇ） ｄｅｌａｙｓ．Ｔｈｅ ｄｉｇｉｔａｌ ｓａｍｐｌｅｓ ａｒｅ ｓｅｎｔ ｔｏ ｔｈｅ ｄｉｇｉｔ— ａｌ ｐａｒｔ ｏｆ ｔｈｅ ｒｅｃｅｉｖｅｒ ｉｍｐｌｅｍｅｎｔｅｄ ｏｎ ａｎ ＦＰＧＡ 维普资讯 http://www.cqvip.com
Ｎｏ．５ ＷＡＮＧ Ｙｉ－ｙｉｎ，ｅｔ ａｌ：ＤＳＰ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｆｏｒ ｄｅｌａｙ ｈｏｐｐｅｄ ｔｒａｎｓｍｉｔｔｅｄ ｒｅｆｅｒｅｎｃｅ ｓｙｓｔｅｍ…“ ８７９ ｆｏｒ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ａｎｄ ｄｅｍｏｄｕｌａｔｉｏｎ． Ｔｏ ｂｅ ａｂｌｅ ｔｏ ｔｅｓｔ ｔｈｅ ｄｉｇｉｔａｌ ｐａｒｔ ｏｆ ｔｈｅ ｒｅ— ｃｅｉｖｅｒ ｓｙｓｔｅｍ，ｗｅ ｈａｖｅ ａｌｓｏ ｉｍｐｌｅｍｅｎｔｅｄ ａ ｓｉｍ— ｐｉｅ ｃｈａｎｎｅｌ ｅｍｕｌａｔｏｒ，ｒｕｎｎｉｎｇ ｏｎ ａｎ ＦＰＧＡ，ａｓ ｓｈｏｗｎ ｉｎ Ｆｉｇ．３．Ｉｔ ｈａｓ ｉｎｐｕｔｓ Ｐ０，…，Ｐ５，Ｎｏ， …，Ｎ５ ａｓ ｇｅｎｅｒａｔｅｄ ｂｙ ｔｈｅ ｄｉｇｉｔａｌ ｐａｒｔ ｏｆ ｔｈｅ ｔｒａｎｓｍｉｔｔｅｒ， ａｎｄ ｇｅｎｅｒａｔｅｓ ｔｈｅ ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｏｕｔｐｕｔｓ Ｘ１，…，Ｘ５ ｓｕｉｔａｂｌｅ ｆｏｒ ｔｈｅ ｄｉｇｉｔａｌ ｐａｒｔ ｏｆ ｔｈｅ ｒｅｃｅｉｖｅｒ．Ｔｈｅ ｉｍｐｌｅｍｅｎｔｅｄ ｅｍｕｌａｔｏｒ ｕｓｅｓ ａｎ ｉｄｅａｌ ｒｅｓｐｏｎｓｅ： Ｘ Ｅｋ］一Ａ ＊ｃＥｋ］＊ｓ Ａ ≥Ｏ； ｋ一１，…，８；ＤＥｋ］∈｛０．５ ｎｓ，…，２．５ ｎｓ｝； —ＤＥｋ］／Ｏ．５； ∈｛１，…，５｝． （２） ｗｈｅｒｅ Ａ ｉｓ ａ ｇａｉｎ ｐａｒａｍｅｔｅｒ ｗｈｉｃｈ ｄｅｐｅｎｄｓ ｏｎ ｔｈｅ ｔｒａｎｓｍｉｔｔｅｄ ｄｅｌａｙ ｉｎｄｅｘ ｉ ａｎｄ ｔｈｅ ｒｅｃｅｉｖｅｄ ｄｅｌａｙ ｉｎｄｅｘ Ｊ，ａｎｄ ｉｓ ｒｅｌａｔｅｄ ｔｏ ａ ｃｈａｎｎｅｌ ｃｏｒｒｅｌａ— ｔｉｏｎ ｃｏｅｆｆｉｃｉｅｎｔ．Ｉｄｅａｌｌｙ，ｉｆ ｉ—Ｊ，Ａ —Ａ，ｅｌｓｅ Ａ 一０［３］． ｜Ｄ ｌ Ｐ［Ｉ ｌ 朋 Ｐ ２ Ｐ［２ ｜Ｄ ３ Ｐ［３ 船 Ｐ ４ Ｈ４ ｐ［５ Ｐ［５ ｓｙｍｂｏｌ Ｎｏ ＮＯ Ｍｌ Ｍｌ Ｎ２ Ｍ２ ３２４ Ｎ３ Ｍ３ Ｎ４ Ｍ４ 筋 ３２５ Ｍ５ Ｍ５ ＦＰＧＡ ＦＰＧＡ ＦＰＧＡ Ｔｒａｎｓｉｍｉｔｔｅｒ Ｃ：ｈａｎｎｅｌ ｅｍｕｌａｔｏｒ Ｒｅｃｅｉｖｅｒ Ｆｉｇ．３ ＤＨＴＲ ｓｙｓｔｅｍ ｅｍｕｌａｔｏｒ ３ Ｒｅｃｅｉｖｅｒ ｓｙｎｃｈｒ０ｎｉｚａｔｉ０ｎ ａｎｄ ｄｅ— ｍｏｄｕｌａｔｉｏｎ ３．１ Ｄｅｔｅｃｔｉｏｎ ａｎｄ ｓｙｎｃｈｒ０ｎｉｚａｔｉ０ｎ Ａｔ ｔｈｅ ｒｅｃｅｉｖｅｒ，ｔｈｅ ｕｓｅｒ ｃｏｄｅ ａｎｄ ｄｅｌａｙ ｔｉｍｅ ｓｅｑｕｅｎｃｅ ａｒｅ ｋｎｏｗｎ ｉｎｆｏｒｍａｔｉｏｎ ａｎｄ ｔｈｅｙ ａｒｅ ｒｅｐｅａｔｅｄｌｙ ｕｓｅｄ ｆｏｒ ｅｖｅｒｙ ｓｙｍｂｏ１．Ｔｈｅ ｆｉｒｓｔ ｔｈｉｎｇ ｔｏ ｄｏ ａｔ ｔｈｅ ｒｅｃｅｉｖｅｒ ｉｓ ｔｏ ｓｙｎｃｈｒｏｎｉｚｅ，ｉ． ｅ．，ｔｏ ｄｅｔｅｃｔ ｗｈｅｔｈｅｒ ｗｅ ｈａｖｅ ｒｅｃｅｉｖｅｄ ａ ｖａｌｉｄ ｕｓｅｒ ｓｉｇｎａｌ ａｎｄ ｔｏ ｆｉｎｄ ｔｈｅ ｐｏｓｉｔｉｏｎ ｏｆ ｔｈｅ ｆｉｒｓｔ ｃｈｉｐ ｏｆ ａ ｓｙｍｂｏｌ，ｔａｋｉｎｇ ｉｎｔｏ ａｃｃｏｕｎｔ ａｎ ｕｎ— ｋｎｏｗｎ ｉｎｔｅｇｅｒ ｄｅｌａｙ．Ｔｈｅ ｄｅｔｅｃｔｉｏｎ ｉｓ ｄｏｎｅ ｂｙ ｍａｔｃｈｉｎｇ ｔｈｅ ｄｅｓｉｒｅｄ ｕｓｅｒ ｃｏｄｅ（ｃｈｉｐ ｃｏｄｅ ａｎｄ ｄｅｌａｙ ｃｏｄｅ）ｗｉｔｈ ａ ｓｉｎｇｌｅ ｓｙｍｂｏ１．Ｅｖｅｒｙ ｓｙｍｂｏｌ ｉｓ ｃｏｍｐｏｓｅｄ ｏｆ ８ ｃｈｉｐｓ，ａｎｄ ｓｉｎｃｅ ｅａｃｈ ｃｈｉｐ ｃｏｒ— ｒｅｓｐｏｎｄｓ ｔｏ ａ ｓａｍｐｌｅ，ｔｈｅｒｅ ａｒｅ ８ ｐｏｓｓｉｂｌｅ ｐｏｓｉ— ｔｉｏｎｓ ｆｏｒ ｔｈｅ ｆｉｒｓｔ ｃｈｉｐ．Ｗｅ ｈａｖｅ ｔｏ ｃｈｅｃｋ ｔｈｅｍ ａｌｌ ｔｏ ｆｉｎｄ ｔｈｅ ｂｅｓｔ ｍａｔｃｈ．ｗｈｉｃｈ ｃｏｒｒｅｓｐｏｎｄｓ ｔｏ ａ ｍａｘｉｍｕｍ ｃｏｒｒｅｌａｔｉｏｎ ｗｉｔｈ ｔｈｅ ｃｏｄｅ．Ｉｆ ａ ｍｅｓ— ｓａｇｅ ｗａｓ ｔｒａｎｓｍｉｔｔｅｄ，ｔｈｅｎ ｆｏｒ ｅａｃｈ ｓａｍｐｌｅ，ｏｎｅ ｏｆ Ｘ】，…，Ｘ５ ｗｉｌｌ ｈａｖｅ ａ ｖａｌｕｅ ｏｆ＋Ａ ｏｒ—Ａ， ｎａｍｅｌｙ ｔｈｅ ｏｕｔｐｕｔ ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｔｏ ｔｈｅ ｔｒａｎｓ— ｍｉｔｔｅｄ ｄｅｌａｙ ｂｅｔｗｅｅｎ ｔｈｅ ｐｕｌｓｅｓ ｏｆ ｔｈａｔ ｆｒａｍｅ．Ｉｆ ｗｅ ａｒｅ ｓｙｎｃｈｒｏｎｉｚｅｄ。ｔｈｅｎ ｆｏｒ ｔｈｅ志一ｔｈ ｃｈｉｐ，ｗｅ ｃｈｏｏｓｅ Ｘ，［是］ａｃｃｏｒｄｉｎｇ ｔｏ ｔｈｅ ｕｓｅｒ ｓｐｅｃｉｆｉｅｄ ｄｅ— ｌａｙ ｔｉｍｅ ｓｅｑｕｅｎｃｅ，Ｊ＝Ｄ［ｋ］／Ｏ．５，ｍｕｌｔｉｐｌｙ ｗｉｔｈ ｔｈｅ ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｃｈｉｐ ｖａｌｕｅ ｃＥｋ］，ａｎｄ ｓｕｍ ｔｈｅ ｒｅｓｕｌｔｓ ｏｖｅｒ ８ ｃｈｉｐｓ：ｔｈｉｓ ｇｉｖｅｓ ａ ｍａｔｃｈｅｄ ｏｕｔｐｕｔ ｏｆ ｒ一８ Ａｓ．Ｆｒｏｍ ｒ，ｗｅ ｃａｎ ｅｓｔｉｍａｔｅ Ａ ａｓ １／８ Ｊｒ １．Ｉｆ ｗｅ ａｒｅ ｎｏｔ ｓｙｎｃｈｒｏｎｉｚｅｄ，ｔｈｅ ｓａｍｐｌｅｓ ｗｉｌｌ ｎｏｔ ａｄｄ ｃｏｈｅｒｅｎｔｌｙ，ａｎｄ ｒ ａｎｄ ｔｈｅ ｅｓｔｉｍａｔｅｄ Ａ ｗｉｌｌ ｂｅ ａ ｓｍａｌｌ ｎｕｍｂｅｒ．Ｔｈｕｓ，ａｔ ｔｈｅ ｐｒｏｐｅｒ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｐｏｓｉｔｉｏｎ，ｗｅ ｗｉｌｌ ｇｅｔ ｔｈｅ ｍａｘｉ— ｉｌｉｕｍ ｅｓｔｉｍａｔｅｄ Ａ．Ｔｏ ｓｙｎｃｈｒｏｎｉｚｅ，ｗｅ ｃｈｅｃｋ ａｌｌ ８ ｐｏｓｓｉｂｌｅ ｏｆｆｓｅｔｓ，ｇｅｔ ８ ｅｓｔｉｍａｔｅｄ ｖａｌｕｅｓ ｆｏｒ Ａ ａｎｄ ｆｉｎｄ ｔｈｅ ｍａｘｉｍｕｍ ｏｎｅ－－ｍａｘ—Ａ，ａｎｄ ｔｈｅ ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｐｏｓｉｔｉｏｎ－－ｍａｘ——ｉｎｄｅｘ． Ｔｏ ｔｅｓｔ ｗｈｅｔｈｅｒ ｔｈｅｒｅ ｗａｓ ａ ｓｉｇｎａｌ ａｔ ａｌｌ， ｗｅ ｎｅｅｄ ｔｏ ｃｏｍｐａｒｅ ｔｈｅ ｍａｘｉｍｕｍ ｅｓｔｉｍａｔｅｄ Ａ ｔｏ ａ ｔｈｒｅｓｈｏｌｄ ｖａｌｕｅ．Ｔｈｉｓ ｔｈｒｅｓｈｏｌｄ ｖａｌｕｅ ｃａｎ ｂｅ ｄｅｔｅｒｍｉｎｅｄ ｂｙ ａｎａｌｙｚｉｎｇ ｔｈｅ ｖａｒｉａｎｃｅ ｏｆ ｔｈｅ ｖａｌｕｅ ｔｈａｔ ｗｅ ｗｉｌｌ ｏｂｔａｉｎ ｉｎ ｔｈｅ ｃａｓｅ ｏｆ ｎｏｉｓｅ—ｏｎｌｙ．Ａｆ— ｔｅｒ ｃｈｏｏｓｉｎｇ ａ ｄｅｓｉｒｅｄ ｆａｌｓｅ ａｌａｒｍ ｌｅｖｅｌ，ｉｔ ｃａｎ ｂｅ ｄｅｔｅｒｍｉｎｅｄ ｗｉｔｈ ｔｈｅ ｈｅｌｐ ｏｆ ｓｔａｔｉｓｔｉｃａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ｔｈｅｏｒｙ．Ｔｈｉｓ ｗｏｕｌｄ ｒｅｑｕｉｒｅ ｋｎｏｗｌ— ｅｄｇｅ ｏｆ ｔｈｅ ｎｏｉｓｅ ｐｏｗｅｒ．Ｉｎ ｔｈｅ ａｂｓｅｎｃｅ ｏｆ ｔｈｉｓ ｉｎｆｏｒｍａｔｉｏｎ，ｗｅ ｕｓｅ ｔｈｅ ａｖｅｒａｇｅ ｖａｌｕｅ ｏｆ ｔｈｅ ｅｓ— ｔｉｍａｔｅｄ Ａ ｏｖｅｒ ａｌｌ ｐｏｓｓｉｂｌｅ ｐｏｓｉｔｉｏｎｓ ａｓ ｔｈｅ ｔｈｒｅｓｈｏｌｄ．Ｉｆ ｔｈｅ ｍａｘｉｍｕｍ ｅｓｔｉｍａｔｅｄ Ａ ｉｓ ｎ ｔｉｍｅｓ ｌａｒｇｅｒ ｔｈａｎ ｔｈｅ ａｖｅｒａｇｅ，ｗｅ ｄｅｃｉｄｅ ｔｈａｔ ｗｅ ｈａｖｅ ｒｅｃｅｉｖｅｄ ａ ｄｅｓｉｒｅｄ ｕｓｅｒ ｓｉｇｎａｌ，ｏｔｈｅｒｗｉｓｅ ｉｔ ｉｓ ｊ ｕｓｔ ｎｏｉｓｅ．Ａｇａｉｎ，ｔｈｅ ｃｏｒｒｅｃｔ ａ ｓｈｏｕｌｄ ｂｅ ｄｅ— ｔｅｒｍｉｎｅｄ ｕｓｉｎｇ ｓｔａｔｉｓｔｉｃａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ｔｈｅｏ— ｒｖ．Ｉｎ ｔｈｅ ｔｅｘｔ ｂｅｌｏｗ，ｗｅ ｕｓｅ ｄ一３． Ａｆｔｅｒ ｓｖｎｃｈｒｏｎｉｚａｔｉｏｎ，ｗｅ ｃａｎ ｄｅｍｏｄｕｌａｔｅ 维普资讯 http://www.cqvip.com
８８０ Ｏｐｔｉｃｓ ａｎｄ Ｐｒｅｃｉｓｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ Ｖｏ１．１４ ｔｈｅ ｓｙｍｂｏ１．Ｉｎ ｆａｃｔ，ｔｈｅ ａｌｇｏｒｉｔｈｍ ｆｏｒ ｄｅｍｏｄｕ— ｌａｔｉｏｎ ｉｓ ｓｉｍｉｌａｒ ｔｏ ｔｈｅ ａｌｇｏｒｉｔｈｍ ｆｏｒ ｅｓｔｉｍａｔｉｎｇ Ａ，ｓｉｎｃｅ ｉｔ ｒｅｑｕｉｒｅｓ ｔｈｅ ｃｏｒｒｅｌａｔｉｏｎ ｓｕｍ ｒ．Ａｔ ｔｈｅ ｃｏｒｒｅｃｔ ｐｏｓｉｔｉｏｎ，ｔｈｅ ｒｅｃｅｉｖｅｒ ｓｔａｒｔｓ ｔｏ ｄｅｍｏｄｕ— ｌａｔｅ．Ｉｔ ｃｈｏｏｓｅｓ Ｘ，［ｋ］ａｃｃｏｒｄｉｎｇ ｔｏ ｔｈｅ ｕｓｅｒ ｓｐｅｃｉｆｉｅｄ ｄｅｌａｙ ｔｉｍｅ ｓｅｑｕｅｎｃｅ，ｍｕｌｔｉｐｌｉｅｓ ｉｔ ｗｉｔｈ ｔｈｅ ｕｓｅｒ ｃｏｄｅ ａｎｄ ａｃｃｕｍｕｌａｔｅｓ ｔｈｅ ｐｒｏｄｕｃｔｓ．Ａｆ— ｔｅｒ ａｃｃｕｍｕｌａｔｉｏｎ ｆｏｒ ８ ｃｈｉｐｓ，ｔｈｅ ｓｉｇｎ ｏｆ ｔｈｅ ｓｕｍ ｉｓ ｔｈｅ ｄｅｍｏｄｕｌａｔｅｄ ｓｙｍｂｏ１．Ｔｈｅ ｄｅｍｏｄｕｌａｔｉｏｎ ｉｓ ｄｅｓｃｒｉｂｅｄ ｂｙ ｔｈｅ ｆｏｌｌｏｗｉｎｇ ｐｓｅｕｄｏ ｃｏｄｅ： ｒ一０： ｆｏｒ（忌一０；忌＜８；ｋ＋＋） Ｊ—ＤＥｋ］／Ｏ．５； ｒ—ｒ＋Ｘ，Ｅｋ］＊ｃＥｋ］； ｓｙｍｂｏｌ—ｓｉｇｎ（ｒ）； ３．２ Ｓｅｒｉａｌ ｓｙｎｃｈｒＯｎｉｚａｔｉＯｎ ａｒｃｈｉｔｅｃｔｕｒｅ Ｆｏｌｌｏｗｉｎｇ ｔｈｅ ａｌｇｏｒｉｔｈｍ ｄｅｓｃｒｉｂｅｄ ａｂｏｖｅ， ｗｅ ｐｒｏｐｏｓｅ ｔｗｏ ＦＰＧＡ ｉｍｐｌｅｍｅｎｔａｔｉｏｎｓ ｓｔｒｕｃ— ｔｕｒｅｓ ｆｏｒ ｓｖｎｃｈｒ０ｎｉｚａｔｉ０ｎ．Ｔｈｅ ｆｉｒｓｔ ｏｎｅ ｉｓ ａ ｓｅｒｉ— ａｌ ａｒｃｈｉｔｅｃｔｕｒｅ．Ｔｈｅ ８ ｐｏｓｓｉｂｌｅ ｏｆｆｓｅｔ ｐｏｓｉｔｉｏｎｓ ａｒｅ ｃｈｅｃｋｅｄ ｉｎ ａ ｓｅｒｉａｌ ｗａｙ．Ｆｏｒ ｅａｃｈ ｏｆｆｓｅｔ，ｔｈｅ ｃｏｒｒｅｌａｔｉｏｎ ｃａｌｃｕｌａｔｉｏｎｓ ａｒｅ ｔｈｅ ｓａｍｅ．Ｓｉｎｃｅ ｔｈｅｙ ｄｏ ｎｏｔ ｈａｐｐｅｎ ｃｏｎｃｕｒｒｅｎｔｌｙ，ｔｈｅ ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｒｅｓｏｕｒｃｅｓ ｃａｎ ｂｅ ｒｅｕｓｅｄ ｗｈｉｃｈ ｓａｖｅｓ ａ ｌｏｔ ｏｆ ａｒｅａ．Ｔｈｅ ｏｐｅｒａｔｉｏｎｓ ａｒｅ ａｓｓｉｇｎｅｄ ｔｏ ｅｖｅｒｙ ｃｙｃｌｅ ａｃｃｏｒｄｉｎｇ ｔｏ ｔｈｅ ａｌｇｏｒｉｔｈｍ．Ｆｉｇ．４ ｓｈｏｗｓ ｔｈｅ ａｒ— ｒａｎｇｅｍｅｎｔ ｆｏｒ ａｌｌ ｔｈｅ ｃｙｃｌｅｓ．Ｉｎ ｔｈｅ ｆｉｒｓｔ ｃｙｃｌｅ， ｔｈｅ ｆｉｒｓｔ ｓａｍｐｌｅ ｒｅａｄ ｉｎ ｉｓ ｕｓｅｄ ａｓ ｔｈｅ ｓｔａｒｔｉｎｇ ｐｏｉｎｔ．Ｔｈｅ ｒｅｃｅｉｖｅｒ ｒｅａｄｓ ｉｎ ａ ｎｅｗ ｓａｍｐｌｅ ｅｖｅｒｙ ｃｌｏｃｋ ｔｉｃｋ ｏｆ ２Ｏ ｎｓ．Ａｓ ｓｈｏｗｎ ｉｎ Ｆｉｇ．４，ｔｈｅ ｎｕｍｂｅｒｓ ｉｎ ｔｈｅ ｆｉｒｓｔ ｒｏｗ ｏｆ ｅｖｅｒｙ ｇｒｏｕｐ ｉｓ ｔｈｅ ｃｙｃｌｅ ｒａｎｇｅ．Ｔｈｅ ｎｕｍｂｅｒｓ ｉｎ ｉｔａｌｉｃ ｒｅｐｒｅｓｅｎｔ ｔｈｅ ｓｅｑｕｅｎｃｅ ｏｆ ｅａｃｈ ｂａｔｃｈ ｏｆ ８ ｓａｍｐｌｅｓ．Ｔｈｅ ｎｕｍ— ｂｅｒｓ ｉｎ ｂｏｌｄ ｒｅｐｒｅｓｅｎｔ ｔｈｅ ｓｅｑｕｅｎｃｅ ｏｆ ８ ｃｈｉｐｓ ｗｅ ｕｓｅ ｔｏ ｃｏｍｐｕｔｅ ｒ ａｎｄ ｅｓｔｉｍａｔｅ Ａ．Ｅａｃｈ ｂａｔｃｈ ｏｆ ８ ｃｈｉｐｓ ｓｔａｒｔｓ ａｔ ａ ｄｉｆｆｅｒｅｎｔ ｏｆｆｓｅｔ ｐｏｓｉｔｉｏｎ，ｂｙ ｓｋｉｐｐｉｎｇ ｏｎｅ ｓａｍｐｌｅ ｉｎ ｂｅｔｗｅｅｎ．Ｔｈｅ ｎｕｍｂｅｒｓ ｉｎ ｔｈｅ ｒｉｇｈｔ ｃｏｌｕｍｎ ｓｈｏｗ ｔｈｅ ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｓｔａｒｔ ｐｏｓｉｔｉｏｎ ｏｆ ｔｈｅ ｂａｔｃｈ ｉｎ ｂｌａｃｋ ｒｅｆｅｒｒｅｄ ｔｏ ｔｈｅ ｂａｔｃｈ ｉｎ ｉｔａｌｉｃ．Ｆｏｒ ｅｘａｍｐｌｅ，ｉｎ ｔｈｅ ｒｏｗ ｏｆ ｔｈｅ ｓｅｃｏｎｄ ｂａｔｃｈ ｏｆ ８ ｓａｍｐｌｅｓ ｉｎ ｉｔａｌｉｃ，ｔｈｅ ｂｏｌｄ ０ ｃｏｒｒｅｓｐｏｎｄｓ ｔｏ ｔｈｅ ｉｔａｌｉｃ １．Ａｔ ｔｈｉｓ ｔｉｍｅ ｗｅ ｃｈｅｃｋ ｐｏｓｉｔｉｏｎ １ ａｓ ｔｈｅ ｓｔａｒｔ ｐｏｉｎｔ．Ｔｈｅ ｓｔａｒｓ＊ ａｒｅ ｔｈｅ ｓｋｉｐｐｅｄ ｓａｍｐｌｅｓ ｉｎ ｏｒｄｅｒ ｔｏ ｈａｖｅ ｓｏｍｅ ｏｆｆｓｅｔ ｔｏ ｃｈｅｃｋ ｄｉｆｆｅｒｅｎｔ ｐｏｓｉｔｉｏｎｓ． Ａｔ ｔｈｅ ｃｌｏｃｋ ｔｉｃｋ ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｔｏ ａ ｓｋｉｐｐｅｄ ｓａｍｐｌｅ。ｗｅ ｈａｖｅ ｔｉｍｅ ｔｏ（ｉ）ｃａｌｃｕｌａｔｅ ｔｈｅ ａｂｓｏ— ｌｕｔｅ ｖａｌｕｅ ｏｆ ｔｈｅ ｅｓｔｉｍａｔｅｄ Ａ，（ｉｉ）ａｃｃｕｍｕｌａｔｅ ｔｈｅ ｖａｌｕｅ ｆｏｒ ｔｈｅ ｃｏｍｐｕｔａｔｉｏｎ ｏｆ ｔｈｅ ｍｅａｎ，ａｎｄ （ｉｉｉ）ｃｏｍｐａｒｅ ｔｈｅ ａｂｓｏｌｕｔｅ ｖａｌｕｅ ｗｉｔｈ ｍａｘ—Ａ， ｗｈｉｃｈ ｉｓ ｔｈｅ ｒｅｃｏｒｄ ｏｆ ｔｈｅ ｍａｘｉｍｕｍ Ａ ｓｅｅｎ ｓｏ ｆａｒ．Ｉｆ ｔｈｅ ｎｅｗ Ａ ｉｓ ｌａｒｇｅｒ ｔｈａｎ ｔｈｉｓ ｍａｘｉｍｕｍ， ｗｅ ｕｐｄａｔｅ ｍａｘ＿ｎ ａｎｄ ｍａｘ＿ｉｎｄｅｘ．Ｔｈｅ ｃｏｍｐａｒｉ— ｓｏｎ ａｎｄ ｔｈｅ ａｃｃｕｍｕｌａｔｉｏｎ ｃａｎ ｂｅ ｄｏｎｅ ｃｏｎｃｕｒ— ｒｅｎｔｌｙ ｂｅｃａｕｓｅ ｔｈｅｙ ｕｓｅ ｄｉｆｆｅｒｅｎｔ ｆｕｎｃｔｉｏｎ ｒｅ— ｓｏｕｒｃｅｓ ｗｉｔｈｏｕｔ ａｎｙ ｄａｔａ ｄｅｐｅｎｄｅｎｃｙ．Ｆｏｒ ｅａｃｈ ｂａｔｃｈ ｏｆ ８ ｓａｍｐｌｅｓ，ａｎ ａｃｃｕｍｕｌａｔｉｏｎ ｉｓ ｄｏｎｅ ｔｏ ｇｅｔ ｔｈｅ ｅｓｔｉｍａｔｅｄ Ａ ａｎｄ ｅｖｅｒｙ ｃｙｃｌｅ ｔｈｅｒｅ ｉｓ ａｎ ａｄｄｉｔｉｏｎ ｏｐｅｒａｔｉｏｎ．Ｔｏ ｂａｌａｎｃｅ ｔｈｅ ｏｐｅｒａｔｉｏｎ ｏｆ ｅｖｅｒｙ ｃｙｃｌｅ，ｗｅ ｃａｎ ｓｃｈｅｄｕｌｅ ｔｈｅ ｃａｌｃｕｌａｔｉｏｎ ｏｆ ３ ＊ａｖｇ—Ａ，ｗｈｉｃｈ ｉｓ ｕｓｅｄ ａｓ ａ ｄｅｔｅｃｔｉｏｎ ｔｈｒｅｓｈ— ｏｌｄ，ａｔ ｃｙｃｌｅ ７３ ａｓ ｓｈｏｗｎ ｉｎ Ｆｉｇ．４． １—８（ｃｙｃｌｅｓ） Ｐｏｓｓｉｂｌｅ ｐｏｓｍｏｎ ０ １ ２ ｊ ４ ５ ６ ７ ０ １ ２ ３ ４ Ｓ ６ ７ ０ ０ １ ２ ｊ ４ ５ ６ ７ ｌ 十０ １ ２ ３ ４ ５ ６ Ｕｐｄａｔｅｔｈｅｍａｘ Ａ ＼＝＝＝二二二／ａｎｄ一 － Ａｃｃｕｍｕｌａｔｅ ！： ａｂｓｏｌｕｔｅ ｖａｌｕｅ ｅｓ石ｍａｔｅ ５７．６４ ・ ０ １ ２ ｊ ４ ５ ６ ７ ７ ２ ３ ４ ５ ６ ７十０ Ｇｅｔ ｅｓｔｉｍａｔｅｄＡ —————— 一 ● ６５．７２、 ． ．——————． ． ０ １ ２ ｊ ４ ５ ６ ７ ｌ ２ ３ ４ ５ ６ ７十 —————— ————＿＿／ Ｇｅｔ ａｖｇ３Ａ ７３．８０ ｎａｄ ０ Ｊ ２ ｊ ４ ５ ６ ７ Ｌ０ｌｎｐａｒｅ 十 Ｉｍａｘ Ａ１ｗｉｈｔＩａｖｇ３Ａ Ｆｉｇ．４ Ｓｅｒｉａｌ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ：ａｒｒａｎｇｅｍｅｎｔ ｏｆ ｃｙｃｌｅｓ Ａｔ ｃｙｃｌｅ ７ ３，ｗｅ ｄｅｃｉｄｅ ｗｈｅｔｈｅｒ ｔｈｅ ｓｉｇｎａｌ ｗａｓ ｄｅｔｅｃｔｅｄ．Ｉｆ ｎｏｔ，ｗｅ ｃｏｎｔｉｎｕｅ ａｎｏｔｈｅｒ ｓｃａｎｎｉｎｇ ｒｏｕｎｄ，ｏｔｈｅｒｗｉｓｅ ｗｅ ｓｋｉｐ ａ ｓｐｅｃｉｆｉｃ ｎｕｍｂｅｒ ｏｆ ｓａｍｐｌｅｓ ｔｏ ｓｙｎｃｈｒｏｎｉｚｅ ｔｏ ｔｈｅ ｃｏｍｐｕｔｅｄ ｏｆｆｓｅｔ ｐｏｓｉｔｉｏｎ（ｍａｘ＿Ｉｎｄｅｘ）ａｎｄ ｓｔａｒｔ ｔｏ ｄｅｍｏｄｕｌａｔｅ． Ｆｏｒ ｅｘａｍｐｌｅ，ｉｆ ｔｈｅ ｐｒｏｐｅｒ ｐｏｓｉｔｉｏｎ ｉｓ ７，ｔｈｅｎ ｗｅ ｓｋｉｐ ７ ｓａｍｐｌｅｓ ａｎｄ ｓｔａｒｔ ｄｅｍｏｄｕｌａｔｉｏｎ ａｔ ｃｙｃｌｅ ８Ｏ．Ｉｎ ｔｈｅ ｍｏｓｔ ｉｄｅａｌ ｃａｓｅ，７４ ｃｙｃｌｅｓ ａｒｅ ｎｅｅｄｅｄ ｆｏｒ ｓｖｎｃｈｒ０ｎｉｚａｔｉ０ｎ． Ａ ｄｉｓａｄｖａｎｔａｇｅ ｏｆ ｔｈｉｓ ｓｃｈｅｍｅ ｉｓ ｔｈａｔ ｓｙｎ— 维普资讯 http://www.cqvip.com
Ｎｏ・５ ＷＡＮＧ Ｙｉ－ｙｉｎ，ｅｔ ａｌ：ＤＳＰ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｆｏｒ ｄｅｌａｙ ｈｏｐｐｅｄ ｔｒａｎｓｍｉｔｔｅｄ ｒｅｆｅｒｅｎｃｅ ｓｙｓｔｅｍ…… ８８１ ｃｈｒｏｎｉｚａｔｉｏｎ ｒｅｑｕｉｒｅｓ ９ ｓｙｍｂｏｌ ｐｅｒｉｏｄｓ，ｅｖｅｎ ｉｆ ｅｆｆｅｃｔｉｖｅｌｙ ｏｎｌｙ ａ ｓｉｎｇｌｅ ｓｙｍｂｏｌ ｐｅｒｉｏｄ ｉｓ ｕｓｅｄ ｔｏ ｄｅｔｅｃｔ ｔｈｅ ｓｉｇｎａｌ：ｔｈｉｓ ｉｓ ｎｏｔ ｅｆｆｉｃｉｅｎｔ ｆｒｏｍ ａ ｓｉｇ— ｎａｌ ｐｒｏｃｅｓｓｉｎｇ ｐｏｉｎｔ ｏｆ ｖｉｅｗ． ３．３ Ｐａｒａｌｌｅｌ ｓｙｎｃｈｒ０ｎｉｚａｔｉ０ｎ ａｒｃｈｉｔｅｃｔｕｒｅ Ｓｉｎｃｅ ＦＰＧＡｓ ｈａｖｅ ａｂｕｎｄａｎｔ ｒｅｓｏｕｒｃｅｓ。ａｎ ａｌｔｅｒｎａｔｉｖｅ ａｒｃｈｉｔｅｃｔｕｒｅ ｉｓ ａ ｐａｒａｌｌｅｌ ｏｎｅ．Ｗｅ ｃａｎ ｃｈｅｃｋ ａｌｌ ８ ｐｏｓｓｉｂｌｅ ｏｆｆｓｅｔ ｐｏｓｉｔｉｏｎｓ ｃｏｎｃｕｒｒｅｎｔｌｙ ａｎｄ ｔｈｕｓ ｒｅｕｓｅ ｔｈｅ ｓａｍｅ ｓａｍｐｌｅｓ ｆｏｒ ｄｉｆｆｅｒｅｎｔ ｐｏｓｉｔｉｏｎｓ．Ｆｉｇ．５ ｓｈｏｗｓ ｔｈｅ ｆｕｎｃｔｉｏｎ ｂｌｏｃｋｓ ｆｏｒ ｔｈｉｓ ｋｉｎｄ ｏｆ ｒｅｃｅｉｖｅｒ．Ｆｏｒ ｅａｃｈ ｐｏｓｓｉｂｌｅ ｏｆｆｓｅｔ ｐｏｓｉｔｉｏｎ ｉ，ｔｈｅｒｅ ｉｓ ａ ｆｕｎｃｔｉｏｎ ｂｌｏｃｋ Ｐ，（ 一０，…， ７）ｔｈａｔ ｏｐｅｒａｔｅｓ ｏｎ ｔｈｅ ｓａｍｐｌｅｓ ｓｔａｒｔｉｎｇ ｗｉｔｈ ａ ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｏｆｆｓｅｔ，ａｓ ｔｒｉｇｇｅｒｅｄ ｂｙ ａ ｔｉｍｅ— ｓｈｉｆｔｅｄ‘ｓｔａｒｔ’ｓｉｇｎａ１．Ｅｖｅｒｙ Ｐ ｂｌｏｃｋ ｃａｌｃｕｌａｔｅｓ ｔｈｅ ａｖｅｒａｇｅ ｅｓｔｉｍａｔｅｄ Ａ（ｓｉｇｎａｌ Ａ ｉｎ ｔｈｅ ｆｉｇ— ｕｒｅ），ｄｅｍｏｄｕｌａｔｅｓ ｔｈｅ ｓａｍｐｌｅ（ｓｉｇｎａｌ Ｓ ），ａｎｄ ｕｐｄａｔｅｓ ｔｈｅ ａｖｅｒａｇｅ ｖａｌｕｅ ｏｆ ｔｈｅ ｅｓｔｉｍａｔｅｄ Ａ ｅｖ— ｅｒｙ １６０ ｎｓ（８ ｃｈｉｐｓ ｏｒ １ ｓｙｍｂｏｌ ｐｅｒｉｏｄ）ａｔ ｃｏｎ— ｓｅｃｕｔｉｖｅ ｍｏｍｅｎｔｓ．Ｔｈｅｓｅ ｅｓｔｉｍａｔｅｄ Ａ’ｓ ａｒｅ ｃｏｍｐａｒｅｄ ｔｏ ａ ｔｈｒｅｓｈｏｌｄ ｖａｌｕｅ ｔｏ ｄｅｔｅｃｔ ｗｈｅｔｈｅｒ ｔｈｅｒｅ ｗａｓ ａ ｓｉｇｎａｌ ａｎｄ ａｒｅ ａｌｓｏ ｕｓｅｄ ｔｏ ｆｉｎｄ ｔｈｅ ｃｏｒｒｅｃｔ ｏｆｆｓｅｔ ｐｏｓｉｔｉｏｎ．Ａ ｓｅｌｅｃｔｏｒ ｆｕｎｃｔｉｏｎ ｂｌｏｃｋ ｓｅｌｅｃｔｓ ｔｈｅ ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｓｉｇｎａ１．Ｔｈｉｓ ｉｓ ｔｈｅ ｉｄｅａ ｔｏ ｄｏ ｔｈｅ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｕｓｉｎｇ ａ ｐａｒａｌｌｅｌ ａｒｃｈｉ— ｔｅｃｔｕｒｅ．Ｔｈｅ ｓｅｒｉａｌ ｍｅｔｈｏｄ ｕｓｅｓ ｆｅｗｅｒ ｒｅｓｏｕｒｃｅｓ． ｂｕｔ ｔａｋｅｓ ａ ｌｏｎｇｅｒ ｔｉｍｅ ｔｏ ｓｙｎｃｈｒｏｎｉｚｅ ａｎｄ ｉｓ ｎｏｔ ｅｆｆｉｃｉｅｎｔ ｆｒｏｍ ａ ｓｉｇｎａｌ—ｐｒｏｃｅｓｓｉｎｇ ｖｉｅｗｐｏｉｎｔ．Ｔｈｅ ｐａｒａｌｌｅｌ ｍｅｔｈｏｄ ｕｓｅｓ ｍｏｒｅ ｒｅｓｏｕｒｃｅｓ，ｂｕｔ ｉｓ ｆａｓ— ｔｅｒ ｉｎ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ：ｉｎ ｆａｃｔ ｉｔ ｗｉｌ１ ｄｅｔｅｃｔ ｔｈｅ ｂｅｇｉｎｎｉｎｇ ｏｆ ａ ｐａｃｋｅｔ ａｓ ｓｏｏｎ ａｓ ｉｔ ａｒｒｉｖｅｓ． ４ Ｒｅｓｕｈｓ Ｉｎ ｏｒｄｅｒ ｔｏ ｔｅｓｔ ｔｈｅ ｆｕｎｃｔｉｏｎａｌｉｔｙ ｏｆ ｔｈｅ ＤＨＴＲ ｓｙｓｔｅｍ．ｗｅ ｅｎｃａｐｓｕｌａｔｅ ｉｔ ｉｎｔｏ ａ ＶＨＤＬ ｓｏｆｔ—ｃｏｒｅ ｏｆ ａｎ Ａｔｍｅｌ ＡＶＲ ｍｉｃｒｏ—ｃｏｎｔｒｏｌｌｅｒ ｅｎ～ ｖｉｒｏｎｍｅｎｔ（ｓｈｏｗｎ ｉｎ Ｆｉｇ．６）．Ｔｈｅ ｗｈｏｌｅ ｅｎｖｉ～ ｒｏｎｍｅｎｔ ｉｓ ｉｍｐｌｅｍｅｎｔｅｄ ｏｎ ａ Ｘｉｌｉｎｘ Ｓｐａｒｔａｎ３ （ｘｃ３ｓ１５００ｆｇ６７６—４）ＦＰＧＡ．Ａ Ｃ－ｐｒｏｇｒａｍ。ｒｕｎ～ ｎｉｎｇ ｏｎ ｔｈｅ ＡＶＲ，ｅｎａｂｌｅｓ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｂｅ～ ｔｗｅｅｎ ａ ｕｓｅｒ ａｎｄ ｔｈｅ ＤＨＴＲ ｓｙｓｔｅｍ．Ｔｈｅ ｕｓｅｒ ｉｎｐｕｔｓ ａ ｍｅｓｓａｇｅ ｕｓｉｎｇ ｔｈｅ ｋｅｙｂｏａｒｄ．Ｔｈｅ ｍｅｓ～ Ｆｉｇ．５ Ｒｅｃｅｉｖｅｒ ｕｓｉｎｇ ｐａｒａｌｌｅｌ ｓｙｎｃｈｒ０ｎｉｚａｔｉｏｎ ａｒｃｈｉ ｔｅｃｔｕｒｅ ｓａｇｅ ｉｓ ｔｒａｎｓｍｉｔｔｅｄ ｔｏ ｔｈｅ ＡＶＲ，ｔｒａｎｓｌａｔｅｄ ｉｎｔｏ ｓｙｍｂｏｌｓ ｂｙ Ｃ ｐｒｏｇｒａｍ ａｎｄ ｓｅｎｔ ｔｏ ｔｈｅ ｔｒａｎｓｍｉｔ— ｔｅｒ ｈａｒｄｗａｒｅ．Ｔｈｅ ｄｅｍｏｄｕｌａｔｅｄ ｓｙｍｂｏｌｓ ｆｒｏｍ ｔｈｅ ｒｅｃｅｉｖｅｒ ａｒｅ ｃｏｌｌｅｃｔｅｄ ｂｙ ｔｈｅ ＡＶＲ．Ｔｈｅｙ ａｒｅ ｔｒａｎｓｌａｔｅｄ ｉｎｔｏ ａ ｒｅｃｅｉｖｅｄ ｍｅｓｓａｇｅ ａｎｄ ｓｈｏｗｎ ｏｎ ｔｈｅ ｓｃｒｅｅｎ． Ｆｉｇ．６ Ａｒｃｈｉｔｅｃｔｕｒｅ ｏｆ ｔｅｓｔｉｎｇ ｐｌａｔｆｏｒｍ Ｔｈｅ ｔｒａｎｓｍｉｔｔｅｒ，ｔｈｅ ｃｈａｎｎｅｌ ｅｍｕｌａｔｏｒ ａｎｄ ｔｈｅ ｒｅｃｅｉｖｅｒ ｗｉｔｈ ｔｈｅ ｓｅｒｉａｌ ｓｖｎｃｈｒｏｎｉｚａｔｉｏｎ ａｒ— ｃｈｉｔｅｃｔｕｒｅ ａｒｅ ｉｍｐｌｅｍｅｎｔｅｄ ｏｎ ｔｈｅ ＦＰＧＡ ａｓ ａ Ｗｉｓｈｂｏｎｅ ｃｌｉｅｎｔ．Ｔｈｅ ｔｏｔａｌ ｎｕｍｂｅｒ ｏｆ ｌｉｎｅｓ ｏｆ ｔｈｅ ＶＨＤＬ ｄｅｓｃｒｉｐｔｉｏｎ ｆｏｒ ｔｈｉｓ ＤＨＴＲ ｓｙｓｔｅｍ ｉｓ ｌｅｓｓ ｔｈａｎ １ ５ＯＯ．Ｔｈｅ ｓｙｎｔｈｅｓｉｓ ｒｅｓｕｌｔｓ ｏｆ ｔｈｅ ｓｙｓ— ｔｅｒｎ ｗｉｔｈ ｔｈｅ ｓｅｒｉａｌ ｓｖｎｃｈｒｏｎｉｚａｔｉｏｎ ａｒｃｈｉｔｅｃｔｕｒｅ ａｒｅ ｓｈｏｗｎ ｉｎ Ｔａｂ．１。Ａｓ ｓｅｅｎ ｉｎ ｔｈｅ ｔａｂｌｅ，ｔｈｅ ｓｙｓｔｅｍ ｗｉｔｈ ｔｈｅ ｓｅｒｉａｌ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｅｍｐｌｏｙｓ ｏｎｌｙ ａ ｆｅｗ ｒｅｓｏｕｒｃｅｓ，ａｓ ｉｎｄｉｃａｔｅｄ ｂｙ ｔｈｅ ｎｕｍｂｅｒ 维普资讯 http://www.cqvip.com
８８２ Ｏｐｔｉｃｓ ａｎｄ Ｐｒｅｃｉｓｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ Ｖｏ１．１４ ｏｆ ｅｑｕｉｖａｌｅｎｔ ｌｏｇｉｃ ｇａｔｅｓ．Ａｓ ｍｅｎｔｉｏｎｅｄ ａｂｏｖｅ，ａ ｄｉｓａｄｖａｎｔａｇｅ ｏｆ ｔｈｉｓ ｓｃｈｅｍｅ ｉｓ ｉｔｓ ｓｌｏｗ ａｃｑｕｉｓｉ— ５ Ｃｏｎｃｌｕｓｉｏｎｓ Ｔｈｉｓ ｐａｐｅｒ ｐｒｅｓｅｎｔｓ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ｔｈｅ ｄｉｇｉｔ— ａｌ ｐａｒｔ ｏｆ ａ ＤＨＴＲ ＵＷＢ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ． ｔｉｏｎ ｔｉｍｅ：ｉｔ ｗｉｌｌ ｔａｋｅ ａｔ ｌｅａｓｔ（ｃ＋１）＊ｃ＋１ （ｗｈｅｒｅ ｃ ｉｓ ｔｈｅ ｎｕｍｂｅｒ ｏｆ ｃｈｉｐｓ ｐｅｒ ｓｙｍｂｏ１） ｔｉｍｅｓ ｔｈｅ ｃｙｃｌｅ ｔｉｍｅ ｔｏ ｃｏｍｐｌｅｔｅ ｏｎｅ ｓｃａｎｎｉｎｇ Ｉｔ ｉｓ ａ ｍｉｘｅｄ ｓｉｇｎａｌ ｓｙｓｔｅｍ．Ｔｈｅ ｔｒａｎｓｍｉｔｔｅｒ ｍｏｄｕｌａｔｅｓ ｔｈｅ ｓｙｍｂｏｌｓ ａｃｃｏｒｄｉｎｇ ｔｏ ａ ｕｓｅｒ ｓｐｅｃｉ— ｌｅｄ ｃｏｄｅ：ａ ｐｏｌａｒｉｆｔｙ ａｎｄ ａ ｄｅｌａｙ ｔｉｍｅ ｓｅｑｕｅｎｃｅ． ｒｏｕｎｄ．Ａｓ ｃ ｉｎｃｒｅａｓｅｓ，ｔｈｉｓ ｔｉｍｅ ｉｎｃｒｅａｓｅｓ ｑｕａ— ｄｒａｔｉｃａｌｌｙ．Ｔｈｉｓ ｉｓ ｎｏｔ ｄｅｓｉｒａｂｌｅ ｆｒｏｍ ａ ｓｉｇｎａｌ— ｐｒｏｃｅｓｓｉｎｇ ｖｉｅｗｐｏｉｎｔ．Ｆｒｏｍ ｔｈｅｓｅ ｎｕｍｂｅｒｓ ｉｎ Ｔａｂ．１，ｗｅ ｃａｎ ｅｘｔｒａｐｏｌａｔｅ ｔｈａｔｔｈｅ ｎｕｍｂｅｒ ｏｆ ．Ｔｈｅ ｍａｊｏｒ ｃｈａｌｌｅｎｇｅ ｉｎ ｔｈｉｓ ｄｅｓｉｇｎ ｉｓ ｔｏ ｏｂｔａｉｎ ｓｖｎｃｈｒｏｎｉｚａｔｉｏｎ ａｔ ｔｈｅ ｒｅｃｅｉｖｅｒ．Ｔｗｏ ｗａｙｓ ａｒｅ ｐｒｏｐｏｓｅｄ ｔｏ ｄｏ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ：ｔｈｅ ｓｅｒｉａｌ ｍｅｔｈ— ｏｄ ａｎｄ ｔｈｅ ｐａｒａｌｌｅｌ ｍｅｔｈｏｄ．Ｔｈｅ ｓｅｒｉａｌ ｍｅｔｈｏｄ ｕｓｅｓ ｆｅｗｅｒ ｒｅｓｏｕｒｃｅｓ，ｂｅｃａｕｓｅ ｉｔ ｃａｎ ｓｈａｒｅ ｔｈｅ ｒｅｓｏｕｒｃｅｓ ｕｓｅｄ ｉｎ ｔｈｅ ｐａｒａｌｌｅｌ ｒｅｃｅｉｖｅｒ ｗｉｌｌ ｂｅ ａ— ｂｏｕｔ ｆ＊２３３ ｇａｔｅｓ．Ｔｈｅ ｔｉｍｅ ｓｐｅｎｔ ｉｎ ｏｎｅ ｓｙｎ— ｃｈｒｏｎｉｚａｔｉｏｎ ｃｙｃｌｅ ｉｓ ｃ＋（ｃ一１）．Ｗｈｅｎ ｃ ｉｎｃｒｅａ— ｓｅｓ。ｔｈｅ ａｒｅａ ａｎｄ ｔｈｅ ａｃｑｕｉｓｉｔｉｏｎ ｔｉｍｅ ｂｏｔｈ ｉｎ－ ｃｒｅａｓｅ ｌｉｎｅａｒｌｙ．Ｉｎ ｍｏｓｔ ｃａｓｅｓ，ｔｈｉｓ ｉｓ ａ ｂｅｔｔｅｒ ｓｏｌｕｔｉｏｎ．Ａｃｃｏｒｄｉｎｇ ｔｏ ｔｈｅ ｓｐｅｃｉｆｉｃ ａｐｐｌｉｃａｔｉｏｎ， ｃａｌｃｕｌａｔｉｏｎ ｒｅｓｏｕｒｃｅｓ ｗｈｅｎ ｃｈｅｃｋｉｎｇ ａｌｌ ｐｏｓｓｉｂｌｅ ｐｏｓｉｔｉｏｎｓ ｉｎ ｓｅｒｉａｌ，ｂｕｔ ｉｔ ｔａｋｅｓ ａ ｒｅｌａｔｉｖｅｌｙ ｌｏｎｇ ｔｉｍｅ ｔｏ ｓｙｎｃｈｒｏｎｉｚｅ．Ｔｈｅ ｐａｒａｌｌｅｌ ｍｅｔｈｏｄ ｕｓｅｓ ｍｏｔｅ ｒｅｓｏｕｒｃｅｓ．ｂｅｃａｕｓｅ ｉｔ ｃｈｅｃｋｓ ａｌｌ ｐｏｓｓｉｂｌｅ ｏｆｆｓｅｔ ｐｏｓｉｔｉｏｎｓ ｃｏｎｃｕｒｒｅｎｔｌｙ，ｂｕｔ ｉｔ ｉｓ ｔｈｅｒｅｆｏｒｅ ｗｅ ｃａｎ ｃｏｍｂｉｎｅ ｔｈｅｓｅ ｔｗｏ ａｒｃｈｉｔｅｃｔｕｒｅｓ ｔｏ ｍａｋｅ ａ ｔｒａｄｅｏｆｆ ｂｅｔｗｅｅｎ ｔｈｅ ａｃｑｕｉｓｉｔｉｏｎ ｓｐｅｅｄ ａｎｄ ｔｈｅ ｃｈｉｐ ａｒｅａ． ａｂｌｅ ｔｏ ａｃｈｉｅｖｅ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｗｉｔｈｉｎ ａ ｓｉｎｇｌｅ Ｔａｂ．１ Ｓｙｎｔｈｅｓｉｓ ｒｅｓｕｌｔｓ ｏｆ ＤＨＴＲ ｓｙｓｔｅｍ ｗｉｔｈ ｓｅｒｉａｌ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ａｒｃｈｉｔｅｃｔｕｒｅ ｓｙｍｂｏｌ ｐｅｒｉｏｄ．Ｔｈｅ ｄｅｓｉｇｎ ｉｓ ｔａｒｇｅｔｅｄ ｔｏｗａｒｄｓ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｎ ａｎ ＦＰＧＡ ｄｅｖｅｌｏｐｍｅｎｔ ｂｏａｒｄｓ ｗｉｔｈ ａ Ｘｉｌｉｎｘ Ｓｐａｒｔａｎ３ ｄｅｖｉｃｅ．Ｗｅ ｂｕｉｌｄ ａ ｃｏｍ— ｐｌｅｔｅ ｔｅｓｔ ｅｎｖｉｒｏｎｍｅｎｔ ｔｏ ｖｅｒｉｆｙ ｏｕｒ ｄｅｓｉｇｎ．Ｔｈｅ ｔｅｓｔ ｒｅｓｕｌｔｓ ｐｒｏｖｅｓ ｔｈｅ ｆｕｎｃｔｉｏｎａｌｉｔｙ ｏｆ ｔｈｅ ｄｅｓｉｇｎ ｉｓ ｃｏｒｒｅｃｔ． ＲｅｆｅＦｅｎｃｅｓ： ＮＳＯＮ Ｈ．Ｄｅｌａｙ－ｈｏｐｐｅｄ ｔｒａｎｓｍｉｔｔｅｄ—ｒｅｆｅｒｅｎｃｅ ＲＦ ｃｏｍｍｕｎｉｃａｔｉｏｎ［Ｃ］． ＩＥＥＥ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ［１］ ＨＯＣＴＯＲ Ｒ。ＴＯＭＬＩＵｌｔｒａ Ｗｉｄｅｂａｎｄ Ｓｙｓｔｅｍｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｉｅｓ，２００２：２６５—２６９． ＮＧＥＲ Ａ，ＷＥＩ １ ＥＳ Ｋ．Ｄｅｌａｙ ｈｏｐｐｅｄ ｔｒａｎｓｍｉｔｔｅｄ ｒｅｆｅｒｅｎｃｅ ｅｘｐｅｒｉｍｅｎｔａｌ ｒｅｓｕｌｔｓ［Ｃ］．ＩＥＥＥ Ｅ２］ ＳＴＲＡＬＥＮ Ｎ，ＤＥＮＴＩＣｏｎ ｆｅｒｅｎｃｅ ｏｎ ＵＩｔｒａ Ｗｉｄｅｂａｎｄ Ｓｙｓｔｅｍｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｉｅｓ，２００２：９３－９８． ｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ｍｏｄｅｌ ｆｏｒ ａ ｔｒａｎｓｍｉｔ—ｒｅｆｅｒｅｎｃｅ ＵＷＢ ｗｉｒｅｌｅｓｓ ｃｏｍｍｕｎｉ— ［３］ ＴＲＩＮＤＡＤＥ Ａ，ＤＡＮＧ Ｑ Ｈ，ＶＥＥＮ Ａ Ｊ．Ｓｉｃａｔｉｏｎ ｓｙｓｔｅｍｉＣ］．ＩＥＥＥ Ｃｏｎ ｒｅｎｃｅ ｏｎ Ｕｌｔｒａ Ｗｉｄｅｂａｎｄ Ｓｙｓｔｅｍｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｉｅｓ，２００３：２７０—２７４． ［４］ ｈｔｔｐ：／／ｗｗｗ．ａｉｒｌｉｎｋ．ｔｕｄｅｌｆｔ．ｎｌ［Ｚ］． Ｂｒｉｅｆ ｐｒｏｆｅｓｓｉｏｎａｌ ｂｉｏｇｒａｐｈｙ ｏｆ ｔｈｅ ａｕｔｈｏｒ：ＷＡＮＧ Ｙｉ—ｙｉｎ ｒｅｃｅｉｖｅｄ ｈｅｒ Ｂ．Ｓ．ｄｅｇｒｅｅ ｉｎ Ｅｌｅｃｔｒｉｃａｌ Ｅｎｇｉｎｅｅｒｉｎｇ ｆｒｏｍ Ｆｕｄａｎ Ｕｎｉｖｅｒｓｉｔｙ ｉｎ ２００２，Ｍ．Ｓｃ．ｄｅｇｒｅｅ ｉｎ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ ｆｒｏｍ Ｄｅｌｆｔ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ ｉｎ ２００５ ａｎｄ Ｍ．Ｓ．ｄｅｇｒｅｅ ｉｎ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ ｆｒｏｍ Ｆｕｄａｎ Ｕｎｉｖｅｒｓｉ— ｔｖ ｉｎ ２００６．Ｎｏｗ ｓｈｅ ｉｓ ａ ｒｅｓｅａｒｃｈ ａｓｓｉｓｔａｎｔ ｉｎ Ｆｕｄａｎ Ｕｎｉｖｅｒｓｉｔｙ．Ｈｅｒ ｃｕｒｒｅｎｔ ｒｅｓｅａｒｃｈ ｉｎｔｅｒｅｓｔｓ ｉｎｃｌｕｄｅ ｗｉｒｅｌｅｓｓ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ，ｅｓｐｅｃｉａｌｌｙ ＵＷＢ ｓｙｓ— ｔｅｒｎｓ。ｈｉｇｈ ｌｅｖｅｌ ｓｙｎｔｈｅｓｉｓ ａｎｄ ＶＬＳＩ ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ．Ｅ—ｍａｉｌ：ｙｉｙｉｎｗａｎｇｆｄ＠ｈｏｔ— ｍａｊ１．ｃｏｍ
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