HDL软件介绍

这类软件主要是帮助用户完成HDL文本的编辑和输入工作，提高输入效率，并不是必须的，更多人更习惯使用集成开发软件或者综合/仿真工具中自带的文本编辑器，甚至可以直接使用普通文本编辑器。

一个使用广泛的编辑器，低版本并不直接支持HDL，但可以将下面的文件中UltraEdit 的文字添加到WORDFILE.txt中（该文件在UltraEdit安装目录下），即可支持相应的语言编辑，关键字将用不同色彩标出。VHDL87 VHDL93 Verilog HDL VHDL/verilog专用编辑器，可大小写自动转换，缩进，折叠，格式编排很方HDL Turbo Writer 便。可直接使用FPGAadvantage做后端处理,此套软件也可以编辑C/C++，Java等多重语言，www.saros.com HDL Designer Series Mentor公司的前端设计软件，包括5个部分，涉及设计管理，分析，输入等，原Renoir软件也已转到HDL Designer Series www.mentor.com/hdldesigner 可视化的HDL/Verilog编辑工具,可以通过画流程图等可视化方法生成一部分VHDL/Verilog代码innoveda公司出品 Visial HDL的下一代产品，能够辅助系统级到电路级的设计 www.innoveda.com/products/datasheets_HTML/visualelite.asp Visial VHDL/ Visal Verilog Visual Elite

HDL逻辑综合软件

这类软件将把HDL语言翻译成最 基本的与或非门的连接关系（网表），输出edf文件，导给PLD/FPGA厂家的软件进行试配和布线。 为了优化结果，在进行复杂HDL设计时，基本上都会使用这些专业的逻辑综合软件，而不使用PLD/FPGA厂家的集成开发软件中自带的逻辑综合功能。

Synplify / Synplify Pro, VHDL/Verilog综合软件，口碑相当不错。Synplicity公司出品。下载Synplify学习资料试用版 LeonardoSpectrum,VHDL/VerilogHDL综合软件。(Mentor公司）下载试用版 LeonadoSpectrum 使用入门 Precision RTL Precision Physical Mentor公司最新的VHDL/VerilogHDL综合软件 FPGA ComplierII,VHDL/Verilog综合软件，Synopsys公司已停止发展FPGAexpress软件，而转到FPGA ComplierII平台。 FPGAexpress学习资料ALtera的一个免费HDL综合工具，安装后可以MAX+PLUS II Advanced 直接使用，是MaxplusII的一个插件，用这个插Synthsis 件进行语言综合，比直接使用MaxplusII综合的效果好。 下载(15M) 使用手册

HDL仿真软件

对设计进行校验仿真，包括布线以前的功能仿真（前仿真）和布线以后包含延时的时序仿真（后仿真），对于一些复杂的HDL设计可能需要这些软件专业的仿真功能。 VHDL/VerilogHDL仿真软件，功能比ActiveHDL强大，使用比ActiveHDL复杂。Mentor的子公司Model Tech出品。更多信息可浏览： ModleSim http://www.model.com ，下载试用板 Modelsim学习资料(中文） Active HDL VHDL/VerilogHDL仿真软件，人机界面较好，简单易用。Aldec公司出品 下载试用版 Active HDL 6.1 使用简介Cadence 公司出品，很好的Verilog/VHDL仿真工具，其中NC-Verilog 的前身是著名的Verilog仿真软件：Verilog-XL，用于Verilog仿真；NC-VHDL,用于VHDL仿真；NC-Sim,是 Verilog/VHDL混合语言仿真工具 NC-Verlog NC-VHDL NC-SIM VCS是Synopsys公司的VerilogHDL仿真软件，反映不错；scirocco是Synopsys公司的VHDL仿真软 件，似乎没有VCS出名

其他相关软件

Mentor公司出品，VHDL/Verilog完整开发系统，可以完成除了布线以外所有的工作，包括三套软件：HDL Designer Series（输入及项目管理）， Leonardo.Spectrum（综合）和Modelsim（仿真）下载试用版 VHDL/Verilog专用调试和代码优DebussyDebussy化软件，多用于复杂设计的调试，学习资料如CPU设计 www.novas.com （5.27M) Visual IP 可以为IP core供源代码保护和用户仿真模型 可实现VHDL和Verilog语言的相 X-HDL互自动转化 静态时序分析软件，Synopsys公 Prime Time司出品，多用于ASIC设计，也可以用于FPGA/PLD设计 ISE与与Mathlab的接口，利用IP System Generator核在Mathlab中快速完成数字信号处理的仿真和最终FPGA实现 QuartusII与Mathlab的接口，利 DSP Builder用IP核在Mathlab中快速完成数字信号处理的仿真和最终FPGA实现 SOPC Builder配合QuartusII，可以完成NiosIINiosII快软CPU的开发工作 Synplicity公司出品，物理级综合工具 Synplicity公司最新推出的一种验证工具，可以在FPGA工作时查看实际的节点信号，甚至可以像调试单片机一样，在HDL代码中设断点 和DSP Builder ,System 速入门AmplifyIndentify Synplify DSP Generator 类似,用于数字信号处理的开发 一个很好用的HDL设计工具，能 Topweaver够自动将子模块聚合成一个顶层文件。 免费共享软件