/
第二章
1．某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0 ，请分别按下述两种方式写出C4C3C2C1的逻辑表达式。 （1） 串行进位方式 （2） 并行进位方式 解 ：（1）串行进位方式：
C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1+B1 C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2+B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3+B3 C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4+B4
{
(2) 并行进位方式：
C1 = G1 + P1 C0
C2 = G2 + P2 G1 + P2 P1 C0
C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0
C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0
其中 G1—G4 ，P1—P4 表达式与串行进位方式相同。
,
ALU部件的内部逻辑图，图中S0、S1为功能选择控制端，
2. 图为某
Cin为最低位的进位输入端，A（A1-A4）和B（B1-B4）是参与运算的两个数，F（F1-F4）为输出结果，试分析在S0，S1，Cin各种组合条件下输出F和输入A，B，Cin的算术关系。
图
解：图中所给的ALU只能进行算术运算，S0、S1用于控制B数送（B1-B4）原码或反码，加法器输入与输出的逻辑关系可写为：Fi=Ai+（S0 Bi+Si Bi）+Cin i = 1，2，3，4由此，在S0，Si，Cin的各种组合条件下，输入A,B，Cin与输出F的算术关系列于下表：
输入 S0 S1 Cin 输出 F 0 0 0 A（传送） 0 0 1 A加0001 —
0 1 0 A 加 B
0 1 1 A减B（A加B 加0001） 1 0 0 A加B
1 0 1 A加B加0001 1 1 0 A加1111
1 1 1 A加1111加0001
:
第3章 运算方法和运算部件
1.设机器字长32位，定点表示，尾数31位，数符1位，问： (1)定点原码整数表示时，最大正数是多少最大负数是多少 (2)定点原码小数表示时，最大正数是多少最大负数是多少 解：（1）定点原码整数表示：
最大正数： 0 111 111 111 111 111 111 111 111 111 1111
31
数值 = （2 – 1）
1 000 000 000 000 000 000 000 000 000 0001 。
最大负数：
数值 = -1
（2）定点原码小数表示：(机器数同上)
最大正数值 = 1 – 2
-31
最大负数值 = – 2 .
2．已知 x = - ，y = +，
求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补 ，x + y = ，x – y = 解：[ x ]原 = [ x ]补 = 所以 ：[ -x ]补 = [ y ]原 = [ y ]补 = 所以 ：[ -y ]补 =
[ x ]补 [ x ]补 + [ y ]补 + [ -y ]补 [ x + y ]补 [ x - y ]补
所以： x + y = + 因为符号位相异，结果发生溢出
《
-31
010100
3．已知X=2×0.，Y=2×（-0.），求X+Y。
解：为了便于直观理解，假设两数均以补码表示，阶码采用双符号位，尾数采用单符号位，则它们的浮点表示分别为：
[ X ]浮 = 00010 ， 0. [ Y ]浮 = 00100 ， （1） 求阶差并对阶：
—
ΔE = Ex – Ey = [ Ex]补 + [ - Ey]补 = 00010 + 11100 = 11110 即ΔE为 –2，x的阶码小，应使Mx 右移2位，Ex加2， [ X ]浮 = 00100 ， （11）
其中（11）表示Mx 右移2位后移出的最低两位数。 （2） 尾数和
0. 0 0 1 1 0 1 1 0 （11）
1. 0 1 0 1 0 1 0 0
1． 1 0 0 0 1 0 1 0 （11）
（3） … （4） 规格化处理
尾数运算结果的符号位与最高数值位为同值，应执行左规处理，结果为 （10），阶码为00 011 。
（5） 舍入处理
采用0舍1入法处理，则有
1. 0 0 0 1 0 1 0 1
+ 1
1. 0 0 0 1 0 1 1 0 （6） ￥ （7） 判溢出
阶码符号位为00 ，不溢出，故得最终结果为
011
x + y = 2× (-0.)
12. 将十进制数转换成32位浮点数的二进制格式来存储。 解：先将十进制数转换为二进制数： （）10=（）2
然后移动小数点，使其在1，2位之间
【
=×2 ,e =4
4
于是得到 S=0， E = 4+127 = 131 M=01001011 最后得到32位浮点数的二进制格式为：
0100 0001 01010 0100 1100 0000 0000 0000 =（41A4C000）16
…
【
第4章 主存储器
3. 图所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。74LS139是 2 ：4译码器，使能端G接地表示译码器处于正常译码状态。 要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。
#
图
解：根据图中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空 间地址为4000H——7FFFH，RAM1的地址空间为C000H——EFFFH，RAM2的地址空间为F000H——FFFFH。 对应上述空间，地址码最高4位A15——A12状态如下：
0000——0011 ROM1 0100——0111 ROM2 $
1100——1110 RAM1 1111——1111 RAM2
2 ：4译码器对A15A12两位进行译码，产生四路输出，其中 ：y0 = 00 对应ROM1 ，
y1 = 01对应ROM2 ，y3 = 11 对应 RAM1和RAM2。然后用A13区分是RAM1（A13 = 0） 还是RAM2（A13 = 1），此处采用部分译码。
由此，两组端子的连接方法如下：
1——6， 2——5， 3——7， 8——12， 11——14， 9———3
…
4．已知某8位机的主存采用半导体存贮器，地址码为18位，若使用4K×4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：
（1） 若每个摸条为32K×8位，共需几个模块条 （2） 每个模块内共有多少片RAM芯片 主存共需多少RAM芯片CPU如何选择各模块条
解：（1）由于主存地址码给定18位，所以最大存储空间为2 = 256K，主存的最大
容量为256KB。现每个模块条的存储容量为32KB，所以主存共需256KB / 32KB = 8 块板。
（2） 每个模块条的存储容量为32KB，现使用4K×4位的RAM芯片拼成4K×8 ，
位（共8组），用地址码的低12（A0——A11）直接接到芯片地址输入端，然后用地址的高3位（A14——A12）通过3 ：8译码器输出分别接到8组芯片的选片端。共有8×2 = 16个RAM。
（3） 据前面所得，共需8个模条，每个模条上有16片芯片，故主存共需8×16 =128片 RAM芯片。
6．什么是闪速存储器它有那些特点
解：闪速存储器是高密度、非易损性的读 / 写半导体存储器。从原理上看，它属于ROM型存储器，但是它又随时改写信息；从功能上看，它又相当于RAM，所以传统ROM与RAM的定义和划分已失去意义，因而是一种新型的存储器技术。 闪速存储器的特点：（1）固有的非易失性 ； （2）廉价的高密度 ； （3）可直接执行 ； '
（4）固态性能 ；
7．用16K × 1位的DRAM芯片构成64K × 8位的存贮器。要求： （1）画出该寄存起组成的逻辑框图。
（2）设存贮器读 / 写周期均为μs，CPU在1μs内至少要访存一次。试问采用哪种刷新方式比较合
理两次刷新的最大时间间隔是多少对全部存贮单元刷新一遍，所需实际刷新时间是多少 解：（1）根据题意，存贮器总量为64KB，故地址线总需16位。现使用16K×1位的动态RAM芯片，共
18
需32片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存贮器，其组成逻辑框图如图，其中使用一片2 ：4译码器。
（2）根据已知条件，CPU在1μs内至少需要访存一次，所以整个存贮器的平均读/ 写周期与
单个存贮器片的读 / 写周期相差不多，应采用异步刷新比较合理。 .
对动态MOS存贮器来讲，两次刷新的最大时间间隔是2ms。RAM芯片读/ 写周期为μs， 假设16K ×1位的RAM芯片由128 × 128矩阵存贮元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2m / 128 = μs，可取刷新信号周期15μs。
图 B 8．某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一个SRAM芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16 。假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0 ，数据总线为D15——D0 ，控制信号为R / W（读 / 写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求：
（1） 满足已知条件的存储器，画出地址码方案。
（2） 画出ROM与RAM同CPU连接图。
|
解 ：存储器地址空间分布如图所示，分三组，每组8K×16位。
由此可得存储器方案要点如下：
（1） 组内地址 ：A12 ——A0 （A0为低位）； （2） 组号译码使用2 ：4 译码器；
（3） RAM1 ，RAM 2 各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组
成低8位。
（4） 用 MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。 （5） PU的R / W 信 号与SRAM的WE端连接，当R / W = 1时存储器执行读操作， 当R /
W = 0时，存储器执行写操作。如图
·
图
图
&
第5章 指令系统
1． 令格式如下所示，OP为操作码字段，试分析指令格式特点。
31 26 22 18 17 16 15 0 $
6
解：（1）操作码字段为6位，可指定 2 = 64种操作，即64条指令。
（2）单字长（32）二地址指令。
（3）一个操作数在原寄存器（共16个），另一个操作数在存储器中（由变址寄
存器内容 + 偏移量决定），所以是RS型指令。 （4）这种指令结构用于访问存储器。 ·
2．指令格式如下所示，其中OP 为操作码，试分析指令格式特点。
18 12 11 10 9 5 4 0
OP ——— 源寄存器 目标寄存器 解：（1）单字长二地址指令。
7
(2)操作码字段OP可以指定2=128条指令。 ~
(3)源寄存器和目标寄存器都是通用寄存器（可分别指定32个），所以是RR型指令，两个操作数均存在寄存器中。
这种指令结构常用于算术逻辑类指令。
3．指令格式如下所示，OP为操作码字段，试分析指令格式的特点。 15 10 9 87 4 3 0 OP 源寄存器 基值寄存器 $
位移量（ 16 位） 解：（1）双字长二地址指令，用于访问存储器。
6
（2）操作码字段OP为6位，可以指定2 = 64种操作。 （3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基值寄存器
和位移量决定），所以是RS型指令。
；
4．某计算机字长16位，主存容量为64K字，采用单字长单地址指令，共有64条指令，试采用四种寻
址方式（立即、直接、基值、相对）设计指令格式。
解：64条指令需占用操作码字段（OP）6位，这样指令余下长度为10位。为了覆盖主存64K字的地址空间，设寻址模式（X）2位，形式地址（D）8位，其指令格式如下： 15 10 9 8 7 0 OP |
X D
寻址模式定义如下：
X= 0 0 直接寻址 有效地址 E=D（256单元） X= 0 1 间接寻址 有效地址 E= (D）（64K） X= 1 0 变址寻址 有效地址 E= (R)＋D （64K） X= 1 1 相对寻址 有效地址 E=（PC）＋D （64K） 其中R为变址寄存器（16位），PC为程序计数器（16位），在变址和相对寻址时，位移量D可正可负。
5．假设机器字长16位，主存容量为128K字节，指令字长度为16位或32位，共有128条指令，设计计算机指令格式，要求有直接、立即数、相对、基值、间接、变址六种寻址方式。
？
解：由已知条件，机器字长16位，主存容量128KB / 2 = 64KB字，因此MAR = 18位，共128条指令，故OP字段占7位。采用单字长和双字长两种指令格式，其中单字长指令用于算术逻辑和I / O类指令，双字长用于访问主存的指令。
15 9 5 4 3 2 0
%
OP R1 R2
15 9 8 6 5 3 2 0 OP X R2
D
寻址方式由寻址模式X定义如下： %
X = 000 直接寻址 E = D（64K） X = 001 立即数 D = 操作数
X = 010 相对寻址 E = PC + D PC = 16位 X = 011 基值寻址 E = Rb + D ，Rb =16 位 X = 100 间接寻址 E = （D）
X = 101 变址寻址 E = RX + D ，RX = 10位
8. 一种二地址RR型，RS型指令结构如下所示
{
6位 4位 4位 1位 2位 16位
OP 源寄存器 目标寄存器 I X D（偏移量） 其中源寄存器，目标寄存器都是通用寄存器，I为间接寻址标志位，X为寻址模式字段. ^
D为偏移量字段.通过I,X,D的组合，可构成一个操作数的寻址方式，其有效地址E的 算法及有关说明列于下表: 寻址方式 (1) (2) (3) (4) （5） : (6) I （ 0 0 0 1 1 0 01 10 -X 00 有效地址E算法 E=D 指令地址=(PC)+D 说明 D为偏移量 ！ PC为程序计数器 E=(Rx)+D E=(R) E=(D) E=(Rb)+D Rx为变址寄存器 R为通用寄存器 Rb为基址寄存器 11 00 11 请写出表中6种寻址方式名称，并说明主存中操作数的位置
解：(1).直接寻址，操作数在有效地址E=D的存储单元中
(2).相对寻址 ,
(3).变址寻址，操作数在E=(RX) + D的存储单元中
(4).寄存器间接寻址，通用寄存器的内容指明操作数在主存中的地址
(5).间接寻址，用偏移量做地址访主存得到操作数的地址指示器，再按地址指 示器访主存的操作数，因此间接寻址需两次访问主存.
(6).基值寻址，操作数在E=(R) + D 的存储单元中. 9．某机的16位单字长访内指令格式如下：
４ ２ １ １ ８
) Ｍ Ｉ Ｘ A ＯＰ 其中A为形式地址，补码表示（其中一位符号位）；Ｉ为直接／间接寻址方式：
Ｉ＝１为间接寻址方式，Ｉ＝０为直接寻址方式； Ｍ为寻址模式：０为绝对地址，１为基地址寻址，２为相对寻址，３为立即寻址； Ｘ为变址寻址。设ＰＣ，Ｒx，Ｒb分别为指令计数器，变址寄存器，基地址寄存器，Ｅ为有效地址，请回答以下问题：
（１） 该指令格式能定义多少种不同的操作立即寻址操作数的范围是多少
（２） ^ （３） 在非间接寻址情况下，写出各计算有效地址的表达式
（４） 设基址寄存器为１４位，在非变址直接基地址寻址时，确定存储器可寻址的地址范围 （５） 间接寻址时，寻址范围是多少
解：（1） 该指令格式可定义16种不同的操作，立即寻址操作数的范围是 –128 ~+127
（2） 绝对寻址（直接寻址） E ＝ A
基值寻址 E = （R b）+A
相对寻址 E = （PC）+A 立即寻址 D = A <
变址寻址 E = （R X）+A
（3） 由于E = （R b）+A，R b=14位，故存储器可寻址的地址范围为（16383+127）~（16383-128） （4） 间接寻址时，寻址范围为64K，因为此时从主存读出的数作为有效地址（16位）。
10．某16机机器所使用的指令格式和寻址方式如下所示，该机有2位基值寄存器，16个16位通用寄存器。指令汇编格式中的S（源），D（目标）都是通用寄存器，M是主存中的一个单元。三种指令的操作码分别是MOV（OP）=（A）H，STA（OP）=（1B）H，LDA（OP）=（3C）H。MOV是传送指令，STA为写数指令，LDA为读数指令如图。
图20。1
要求：（1）
分析三种指令的指令格式与寻址方式特点。
（2）CPU完成哪一种操作所花的时间最短哪一种操作所花时间最长第二
种指令的执行时间有时会等于第三种指令的执行时间吗
（3）下列情况下每个十六进制指令字分别代表什么操作其中如果有编码
不正确，如何改正才能成为合法指令
\\
1（F0F1）H （3CD2）H ○2 （2856）H ○
3（6DC6）H ○4 （1C2）H ○
解：（1）第一种指令是单字长二地址指令，RR型；第二种指令是双字长二地址指令，RS型，其中S
采用基址寻址或变址寻址，R由源寄存器决定；第三种也是双字长二地址指令，RS型，R由目标寄存器决定，S由20位地址（直接寻址）决定。
（2）处理机完成第一种指令所花的时间最短，因为RR型指令，不需要访问存储器。第二种指令所花的时间最长，因为RS型指令，需要访问存储器。同时要进行寻址方式的变换运算（基址或变址），这也需要时间。第二指令的执行时间不会等于第三种指令，因为第三种指令虽然也访问存储器，但节省了求有效地址运算的时间开销。
（3）根据以知条件：MOV（OP）=00010101，STA（OP）=011011，LDA（OP）=111100，将指令的十六进制格式转换为二进制代码且比较后可知：
1（F0F1）H （3CD2）H指令代表LDA指令，编码正确，其含义是把主存（13CD2）H地址单元的内○
容取至15号寄存器。
2 （2856）H代表MOV指令，编码正确，含义是把5号源寄存器的内容传送至6目标寄存器。 ○￥
3（6DC6）H是单字长指令，一定是MOV指令，但编码错误，可改正为（28D6）H。 ○
4 （1C2）H是单字长指令，代表MOV指令，但编码错误，可改正为 ○
（28D6）H。
第6章 中央处理部件CPU
1. 已知某机采用微程序控制方式，其存储器容量为512×48（位），微程序在整个控制存储器中实现
转移，可控制微程序的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式，如图所示：
>
微命令字段 判别测试字段 下地址字段 ←操作控制→ ←—————— 顺序控制 ————————→
（1） 微指令中的三个字段分别应多少位
（2） 画出对应这种微指令格式的微程序控制器逻辑框图。 &
解：（1）假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件，故该字段为4位，（如采用字段译码只需3位），下地址字段为9位，因为控制容量为512单元，微命令字段是（ 48 – 4 - 9 ）= 35 位。
（2）对应上述微指令格式的微程序控制器逻辑框图如下：其中微地址寄存器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令子段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器OP码，各状态条件以及判别测试字段所给的判别标志（某一位为1），其输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。
图
2． 假设某计算机的运算器框图如图所示，其中ALU为16位的加法器（高电平工作），SA 、SB为16位锁存器，4个通用寄存器由D触发器组成，O端输出，
图
}
其读写控制如下表所示： 读控制
… R0 RA0 RA1 选择 1 1 1 1 0 0 0 。 1 1 x WA0 0 ) 0 1 1 x 0 1 0 1 x ; R0 R1 R2 R3 不读出 选择 R0 R1 R2 R3 不写入 写控制
W 1 1 1 1 0 ! WA1 0 1 0 1 · x 要求：（1）设计微指令格式。
/
（2）画出ADD，SUB两条微指令程序流程图。 解：
各字段意义如下：F1—读RO—R3的选择控制。 F2—写RO—R3的选择控制。 F3—打入SA的控制信号。 F4—打入SB的控制信号。
F5—打开非反向三态门的控制信号LDALU。 …
F6—打开反向三态门的控制信号LDALU ，并使加法器最低位加1。 F7－锁存器SB清零RESET信号。
F8－ 一段微程序结束，转入取机器指令的控制信号。 R— 寄存器读命令 W—寄存器写命令
（2）ADD、SUB两条指令的微程序流程图见图所示。
<
4．某计算机有8条微指令I1—I8，每条微指令所包含的微命令控制信号见下表
，a—j 分别对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限8位，
请安排微指令的控制字段格式。
解：为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。
经分析，（e ,f ,h）和（b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下：
01 c 01 b ~
直接控制 10 f 10 i a c d g 11 g 11 j
× × × × × × × × 4位 2位 2位
5．运算器结构如图所示，R1 ，R2，R3 是三个寄存器，A和B是两个三选一的多路开关，通路的选择由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1……，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下：
]
图
S1S2 = 00时，ALU输出 = A
S1S2 = 01时，ALU输出 = A + B
S1S2 = 10时，ALU输出 = A – B S1S2 = 11时，ALU输出 = A⊕B 请设计控制运算器通路的微指令格式。
解： 采用水平微指令格式，且直接控制方式，顺序控制字段假设4位，其中一位判别测试位：
|
2位 2位 2位 3位 1位 3位 AS0 AS1 S1 S2 BS0 BS1 LDR1，LDR2 ，LDR3 P μAR1，μAR2，μAR3
←——————————直接控制———————————→ ←——顺序控制 当P = 0时，直接用μAR1——μAR3形成下一个微地址。
当P = 1时，对μAR3进行修改后形成下一个微地址。
、
9．CPU结构如图所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1） 标明图中四个寄存器的名称。
（2） 简述指令从主存取到控制器的数据通路。
（3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。
图
解：
（1）< （2） a为数据缓冲寄存器 DR ，b为指令寄存器 IR ，c为主存地址寄存器，d为程序计数器PC。 （3）主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。 (3)存贮器读 ：M →DR →ALU →AC 存贮器写 ：AC →DR →M
10. 今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，
今假设完成各步操作的时间依次为100ns,100ns,80ns,50ns。 请问：（1）流水线的操作周期应设计为多少
（2）若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要推迟多
少时间进行。
（3）如果在硬件设计上加以改进，至少需推迟多少时间
解：(1)流水线的操作时钟周期 t按四步操作中最长时间来考虑,所以t=100ns.
(2)两条指令发生数据相关冲突情况: ADD R1,R2,R3 ; R2+R3->R1 SUB R4,R1,R5 ; R1-R5->R4
两条指令在流水线中执行情况如下表所示: 时钟 1 指令 ADD SUB IF 2 ID IF 3 EX ID 4 WB EX 5 6 WB 7 ADD指令在时钟4时将结果写入寄存器堆(R1),但SUB指令在时钟3时读寄存器堆(R1).本来ADD指令应先写入R1,SUB指令后读R1,结果变成SUB指令先读R1,ADD指令后写R1,因而发生两条指令间数据相关.如果硬件上不采取措施,第2条指令SUB至少应推迟2个操作时钟周期(2×100ns). (3)如果硬件上加以改进(采取旁路技术),可推迟1个操作时钟周期(100ns).
第7章 存储系统
1．以知cache 命中率 H=，主存比cache 慢四倍，以知主存存取周期为200ns，求cache/主存的效率和平均访问时间。 解：Tc=Tm/4=50ns
Ta=Tc×H+（1-H）×（Tm+Tc）=50×+×(200+50)=49+5=54ns。 E=Tc/Ta×100%=50/54×100%=% 2．CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间
解 ：命中率 H = Ne / （NC + Nm） = 3800 / (3800 + 200) =
平均访问时间 ：
Ta=Tc×H+（1-H）×（Tm+Tc）=50×+×(250+50)=+15=。 访问效率 ：E=Tc/Ta×100%=50/×100%=80%
4．已知cache / 主存系统效率为85% ，平均访问时间为60ns，cache 比主存快4倍，求主存储器周期是多少cache命中率是多少
解：因为：ta = tc / e 所以 ：tc = ta×e = 60× = 510ns (cache存取周期)
tm = tc×r =510 ×4 = 204ns (主存存取周期) 因为：e = 1 / [r + (1 – r )H]
所以： H = / =
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