基于STM32与FPGA的数字示波器设计

《装备制造技术）２０１４年第６期　基于＿ＳＴＭ３２与ＦＰＧＡ的数字示波器设计　贾　楠，许　金　（桂林电子科技大学电子工程与自动化学院，广西桂林５４１００４）　摘要：为实现高采样率、宽频带的数字示波器，设计了以ＳＴＭ３２和ＦＰＧＡ为控制核心的数字示波器。硬件平台主要采　用了ＡＤ６０３电压程控增益放大器作为前端信号调理电路，ＡＤＳ８３０高速宽带模数转换器和ＩＤＴ７２０８高速缓存作为数字　采集电路，以Ｌａｂ￣ｅｗ界面显示。另外，通过采用自适应频率采集处理算法采集和还原信号波形。经实验测试，性能达到　设计要求。　关键词：数字示波器；ＳＴＭ　３２；ＦＰＧＡ；Ｌａｂ￣ｅｗ　中图分类号：ＴＭ９３５．３７　文献标识码：Ｂ　文章编号：１６７２—５４５Ｘ（２０１４）０６—００５５－０２　随着集成电路的发展和数字信号处理技术的采　２硬件设计　用，数字示波器是近年发展起来的一种实现数据及　波形实时显示的智能终端设备。与模拟示波器相比，　２．１信号调理模块　数字滤波器不仅具有可存储波形、体积小、功耗低，　信号调理模块主要完成对信号进行衰减、程控　使用方便等优点，还具有强大的信号实时处理分析　放大以及加法运算。信号从探头输入，首先，进入基　功能。本文实现以Ｌａｂｖｉｅｗ为开发平台，基于ＳＴＭ３２　本电阻网络简单衰减，通过ＳＴＭ３２驱动芯片　和ＦＰＧＡ的数字示波器的设计。　ＵＬＮ２００３控制继电器，选择衰减倍数及直流交流耦　合，默认情况下衰减为１／１０ｔ”。信号经过衰减电路后　１　系统总体结构　经过一个由ＬＭ６１７２组成的电压跟随器输入到程控　放大器ＡＤ６０３，最后经过ＬＭ６１７２组成的加法器把基　系统的总体结构框图如图１所示。　准电压抬高，送人到下级ＡＤＣ电压采集电路中，程　控放大部分电路图如图２所示。　图１　系统总体结构图　本系统以ＳＴＭ３２Ｆ１０３ＶＥＴ６为主控制单元，从探　头输入信号，信号通过由衰减电路、程控放大电路和　图２程控放大部分电路图　加法器组成的信号调理模块，经过Ａ／Ｄ采样与ＦＩＦＯ　ＳＴＭ３２通过一路ＤＡＣ１经过由运放ＯＰ０７组成　存储单元，ＦＰＧＡ完成对信号进行测频，ＳＴＭ３２根据　电压跟随器送人其增益控制引脚，对ＡＤ６０３进行增　不同频率的信号反馈进行适合分频。整个系统通过　益控制，其电压由放大倍数来决定；ＳＴＭ３２的另一路　ＵＳＢ与ＰＣ机通讯，进行自适应采样过程后，把适合　ＤＡＣ２经过ＯＰ０７组成的反相器和信号进行相加，将　的波形数据发送给ＰＣ机，Ｐｃ机上通过Ｌａｂｖｉｅｗ软件　此路电压稳定到２．５　Ｖ，相当于把电压基准提高到　编程上位机进行波形处理和显示。　２．５　Ｖ　收稿日期：２０１４－０３—０５　作者简介：贾楠（１９８８一），女，河南郑州人，硕士研究生，研究方向为环境监测和自动化检测技术。　５５　Ｅｑｕｉｐｍｅｎｔ　Ｍａｎｕｆａｃｔｕｒｉｎｇ　Ｔｅｃｈｎｏｌｏｇｙ　Ｎｏ．６，２０１４　程中，首先对信号进行自适应程控衰减和放大，使　３１。然后对信号进行测　经过信号调理电路后，信号送人ＡＤＳ８３０中，采　ＡＤＳ８３０能采集到合理的信号［样率由ＦＰＧＡ分频控制，采集后的数字信号一路送到　频，根据频率的不同而控制ＦＰＧＡ输出不同的采样　ＦＰＧＡ中进行测频，一路送入ＦＩＦＯ芯片ＩＤＴ７２０８中，　率，以使显示能达到比较好的效果。　２．２　ＡＤ采集模块　读取ＦＩＦＯ中数据是由ＳＴＭ３２主控制器控制，最后通　过ＵＳＢ传给Ｐｃ机进行处理和显示［２１。　２．３主控制器模块　４　实验测试　本文对首先对信号凋理电路和控制面板进行调　统。电路中采用了两个按键，模拟示波器ＡＵＴＯ按键　试，然后进行包括波形和功能测试，对信号频率范围为　和ＨＯＬＤ按键功能，并采用三个电位器是分别模拟　１　ｋＨｚ　１００ｋＨｚ测试。测试效果图如图４所示。　采样率调节，放大旋钮调节及触发电平调节。　主控器采用转接板方式，采用ＦＰＧＡ的最小系　３　软件设计　下位机程序主要实现信号程控调理，包括程控　缩小、程控放大和程控加法器、信号采集、ＵＳＢ与上　位机通讯。下位机软件主流程图如图３所示。　图４测试效果图　５结束语　数字示波器在信号显示、处理以及带宽等方面比　传统模拟示波器更有优势，因此数字示波器是今后示　波器发展的重要方向。本文采用ＳＴＭ３２高性能ＡＲＭ　处理器作为核心控制芯片，进行信号调理自适应处理。　通过采用高速ＡＤ和ＦＩＦＯ器件，实现了高采样率，宽　频带的技术要求。　图３主程序流程图　　主程序首先对系统进行初始化：设置ＳＴＭ３２的　参考文献：１］王永虹，徐炜，郝立平．ＳＴＭ３２系列ＡＭＲＣｏｒｔｅｘ—Ｍ３微控制　时钟，初始化外围电路，包括继电器状态和程控放大　［器原理与实践　．北京：北京航空航天大学出版社，２００８．　的初始状态等。进入循环后，如果按下了ＡＵＴＯ键，　【２］李宁．基于ＭＤＫ的ＳＴＭ３２处理器开发应用嗍．北京：北京　则产生中断，然后主程序中进行自动适应过程，最后　判断数据的合理性，根据ＦＩＦＯ中的数据合理性来判　断是否发送到上位机进行处理和显示。在自适应过　航空航天大学出版社，２００８．　［３刘尧猛，３］马永军，丁忠林．基于ＡＲＭ９和ＦＰＧＡ的嵌人式数字　示波器叨．计算机应用与件，２０１０（０３）：８４—８６．　Ｔｈｅ　Ｄｅｓｉｇｎ　ｏｆ　Ｄｉｇｉｔａｌ　Ｏｓｃｉｌｌｏｓｃｏｐｅ　ｂａｓｅｄ　ｏｎ　ＳＴＭ３２　ａｎｄ　ＦＰＧＡ　ＪＩＡ　Ｎａｎ，ｘｕ　Ｊｉｎ　（Ｓｃｈｏｏｌ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　Ｅｎｇｉｎｅｅｒｉｎｇ　ａｎｄ　Ａｕｔｏｍａｔｉｏｎ，Ｇｕｉｌｉｎ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　Ｔｅｃｈｎｏｌｏｇｙ，　Ｇｕｉｌｉｎ　Ｇｕａｎｇｘｉ　５４１００４，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｉｎ　ｏｒｄｅｒ　ｔｏ　ｉｍｐｌｅｍｅｎｔ　ａｐｏｒｔａｂｌｅ　ｄｉｉｇｔｌａ　ｏｓｃｉｌｌｏｓｃｏｐｅ　ｗｉｔｈ　ｈｉｇｈ　ｓａｍｐｌｉｎｇ　ｒａｔｅ　ａｎｄ　ｗｉｄｅ　ｂａｎｄｗｉｄｔｈ，ａ　ｄｉｉｇｔｌａ　ｏｓｃｉｌｌｏｓｃｏｐｅ　ｂａｓｅｄ　ｏｎ　ＳＴＭ　３２　ａｎｄ　ＦＰＧＡ　ｉｓ　ｄｅｓｉｇｎｅｄ．Ｈａｒｄｗａｒｅ　ｏｆ　ｔｈｅ　ｄｉｇｉｔａｌ　ｏｓｃｉｌｌｏｓｃｏｐｅ　ａｄｏｐｔｓ　ＡＤ６０３　ａｓ　ｔｈｅ　ｆｒｏｎｔ　ｓｉｎａｇｌ　ａｄｊｕｓｔｅｄ　ｃｉｒｃｕｉｔ，ｔｈｅ　ｄａｔａ　ｓａｍｐｌｉｎｇ　ｎｄ　ａｍｅｍｏｒｙ　ｃｉｒｃｕｉｔ　ｉｓ　ｉｍｐｌｅｍｅｎｔｅｄ　ｗｉｈ　ｔｈｉｇｈ　ｓｐｅｅｄ　Ａ／Ｄ　ｄｅｖｉｃｅ　ＡＤＳ８３０　ａｎｄ　ＦＩＦＯ　ｄｅｖｉｃｅ　ＩＤＴ７２０４．Ｓｉｇｎａｌ　ｗａｖｅ　ｉｓ　ｒｅｂｕｉｌｔ　ｂｙ　ａｐｐｌｙｉｎｇ　ａｄａｐｔｉｖｅ￣ｅｑｕｅｎｃｙ　ａｃｑｕｉｓｉｔｉｏｎ　ａｌｇｏｒｉｔｈｍ．Ｂｙ　ｔｅｓｔｉｎｇ，　ｐｅｒｆｏｒｍａｎｃｅ　ｍｅｅｔ　ｔｈｅ　ｄｅｓｉｇｎ　ｒｅｑｕｉｒｅｍｅｎｔｓ　Ｋｅｙ　ＷＯｒｄｓ：ｄｉｉｇｔｌａ　ｏｓｃｉｌｌｏｓｃｏｐｅ；ＳＴＭ　３２；ＦＰＧＡ；Ｌａｂｖｉｅ　５６