一、实验目的
学习分频器的vhdl设计。 二、实验原理
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。下面讲讲对各种分频系数进行分频的方法：
第一，偶数倍分频：偶数倍分频是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并使计数器复位，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
第二，奇数倍分频：奇数倍分频有两种实现方法：首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。 三、实验内容
1．设计分频器，可以对输入时钟信号CLK进行2分频、4分频、8分频、16分频 2．设计分频器，可以对输入时钟信号CLK进行3分频，且要求输出时钟占空比为 50%（选做）
四、实验报告要求
根据实验内容，在quartusⅡ中编写出VHDL实验程序，完成程序编译，建立起波形文件，设置将要分频的源信号clk时钟信号为1KHZ，将仿真的结果附在实验报告中。
因篇幅问题不能全部显示，请点此查看更多更全内容