VHDL数字频率计设计报告

中图分类号:TN095文献标识码:A

频率信号抗干扰性强,易于传输,可以获得较高的测量精度,所以测频方法的研究是电子测量领域的重要内容.传统的数字频率计一般由分离元件搭接而成,其测量范围、测量精度和测量速度都受到很大的

虽然单片机的发展与应用改善了这一缺陷,但由于单片机本身也受到工作频率及内部计数器位数等限制.

因素的限制,所以无法在此领域取得突破性的进展.随着新型可编程逻辑器件F能够将PGA技术的发展,大量的逻辑功能集成于一个单个器件中,根据不同的需要所提供的门数可以从几百门到上百万门,从根本

不但集成度远远超过了以往的数字频率计,而且在基准频率及精度等上解决了单片机的先天性限制问题.

外部条件的允许下,根据不同场合的精度要求,对硬件描述语言进行一定的改动,使系统在精度提高的同时,用较少的器件来实现系统的功能,从而降低系统的整体造价.此外,系统芯片(的发展也要求其包SOC)

含频率测量的功能,所以用F本文应用VPGA实现数字频率计也是实现系统芯片的前提条件.HDL语言设计的集成化数字频率计系统,频率测量范围为1H输入信号电压幅度为5测量精度z～50MHz,0mV～5V,

-7为10Hz.

1设计原理

目前常用的测频方法可以分为3类,即:

测量精度主要取决于标准频率f主要方法(1)比较法通过与标准频率f,.0比较确定被测频率f_0

有用于低频频率测量的拍频法、示波器法和用于高频频段测量的差频法等.

由电路的已知参数与电路的频率特性得到被测频率f主要方法包括,(2)电路频率特性测量法_

用于低频段的电桥法和用于高频或微波频段的谐振法.

由单位时间内周期信号的重复次数测得f目前最常用的是电子计数器法,其测量(3)记数器法._

精度主要取决于基准时间和记数的量化误差.

收稿日期:2004-12-15

通讯作者:林(女,陕西省西安市人,西安工程科技学院副教授,主要从事计算机通信方面的研究.1964-),E-mail:

lin_iaohuan325@

322西安工程科技学院学报第19

1]测量原理是由控制线路给出闸门开启信本文采用在直接计数基础上发展出的多周期同步测频法[,

号.当待测信号的上升沿到来时,两组计数器开始计数,分别记录待测信号和时基脉冲信号;当控制线路给出闸门关闭信号,并在待测信号下降沿到来时结束计数,完成一个测量周期.待测频率的计算方法为

N/N0)XXX(_0

由晶产生;闸门时间为τ式中fN_为待测信号的计数值;N0为时基信号的计数值;.0时基信号,

多周期同步测频法的原理波形如图1所示.由图1可

见,对于此方法,其实际闸门与设定的闸门并不严格相等,

但最大差值不超过被测信号的一个周期.

由于多周期同步测频法的闸门时间是待测信号周期

的整数倍,消除了传统直接测频法闸门开启时间与记数脉

冲之间时基关系的不相关性,也就消除了由此引起的对待

测信号记号产生的1误差,提高了测量精度,实现了在

整个测量频段内的等精度测量.

多周期同步测频的相对误差主要由基准时间引起.时

基信号的不准会造成主门启闭时间或长或短,对测频结果

会产生一定的影响,并且被测频率越高,引起的误差就越

大.此相对误差可通过对(1)式微分得到:

dfN_/N0)fdN0+(N_/N0)fdf._=-(000

令d则有N0=1,τ=N_/f/f,_=N00

/f/(τf)+df/f,(2)df__=1000

当d其中d相比特别小时,对其忽略不记,则测频的相对误差f/(τff/f/f)00为基准频率的误差.00与10

为/f/(τf).(3)df__=10

此时相对误差仅及闸门时间与时基频率有关,当然,要想进一步提高测频精度,必须提高基准频率的精度.

在待测频率大于基准时钟频率时,多周期同步测频法的误差大于直接测频法的误差.为了保证所设计系统在较高频率时也能得到最佳的测频效果,当输入闸门时间内待测频率的测量结果大于基准时钟频率时,系统采用直接测频法工作.2(1)图1多周期同步法测频原理波形图

2系统的开发环境与设计步骤

本数字频率计系统在A应用VLT公司的MA_+PLUSⅡ开发环境下,HDL语言设计而成.

提供了各种的优化措施,最大限度ALT公司的MA_+PLUSⅡ开发环境综合了器件的物理结构,

的提高速度与资源利用率之间的平衡.文本、波形等多种输入手段,配备MA_+PLUSⅡ提供了原理图形、

有编辑、编译、仿真、综合等多项功能,可方便的将电路描述程序做成A具有运行速度快、界面统SIC芯片,

一、功能集中等特点.用MA_+PLUSⅡ进行FPGA开发的流程如图2示.

alterama_+plusⅡ设计→输入→编译→仿真→烧录→验证

图2在MA_+PLUSⅡ环境下进行FPGA开发的工作流程

而V易于共享与复用,非常适用于可编程逻辑芯片的应用设计.特别是自IHDL语言标准规范,XXX公布了其标准及其更新版本之后,其强大的行为描VHDL语言逐渐成为系统设计领域最佳的硬件描述语言,

2]与传统的述能力避开了具体的硬件结构,为从逻辑行为上描述和设计大规模电子系统提供了重要保证[.

硬件描述语言相比,具有多层次的设计描述功能,可以进行与工艺无关的VHDL语言不但设计功能强大,

编程,而且方法灵活,支持广泛,可以很方便的进行A而作为高密度现场可编程逻辑芯片的FSIC移植.P-

能够将大量的逻辑功能集成到一个单片集成电路中,具有门阵列的高逻辑密度与通用性几用户可编GA,

3]程性.在目前条件下,,VHDLVHDL语言程序综合成为具体的FPGA等目标器件的网表文件已不成问题[

第3期基于VHDL

语言的数字频率计设计323与F本文的设计过程如图3示.PGA的结合为数字电路的设计带来了极大的方便.

设计要求→用VHDL语言进行设计描述→VHDL原代码功能仿真→VHDL原代码综合优化处理网络→表配→时序仿真→器件

图3系统的设计过程

3系统设计与VHDL语言实现

整个系统根据各自功能与控制的关系分为5大

模块,此5大模块按照相互间的信号连接关系组合

起来,各模块间的流程由V需说HDL语言并发处理.

明的是,由于F因此输入信PGA只能实现数字电路,

号的整形电路需通过外加实现.在此假定FPGA接

收的都是已经整形、变换后的规则方波信号,电压幅图4系统的结构框图

值为0系统功能关系如图4示.～5V.

控制模块是整个系统的控制部分,所有的控制信号几乎都由此模块产生,控制着其它4个模块的工作.控制模块根据外部对系统的复位和开始等信号,实现系统内部的复位、开始测频等功能,并通过优化模块的标志信号实现连续无间断的频率测量.

控制模块首先通过对基准时钟分频得到模块所用时钟,使所产生的测量开始指令脉冲的宽度符合基准时间产生模块的输入要求,然后检测各输入信号,确定各模块的复位、测量、输出等操作.当控制模块接收到优化模块的标志信号时,控制模块先检测在一次复位后是否已经接受过系统开始测量脉冲信号.若是,则输出频率测量开始脉冲信号,使基准时间产生模块开始频率测量,同时送到优化模块,复位优化模块的内部变量,使优化模块能够再次输出反馈标志信号.这样,系统只需在开始施加一次频率测量开始脉冲信号,即可实现连续不间断的频率测量.

基准时间产生模块用来产生系统所需的基准时间,即闸门时间.为适应对测频精度的不同要求,基准时间的长度可通过修改程序代码加以改变.基准时间越长,测频精度越高;反之,测频精度越低.模块的基准时钟由外加的晶提供,经分频后用于产生基准时间方波信号.本模块每次输出基准时间方波信号之前,都先对计数模块进行复位,清除计数结果,保证系统在连续不间断测频时的正确性.基准时间产生模块接受控制模块产生的复位、开始指令,同时又向计数模块输出复位和计数指令.

计数模块完成系统的频率测量等主要工作,是系统的核心.它通过对待测信号在基准时间内进行计数测量待测信号的频率.计数模块从基准时间产生模块接受复位信号和基准时间方波信号,清除上一次计数结果并进行新的计数,同时向优化模块输出结果信号和使能信号.使能信号在结果信号输出后才变为高电平,以允许优化模块对测频结果进行优化,保证测频结果的准确性.

为了在给定条件下尽可能提高测频精度,计数模块首先需要估计对闸门时间内待测频率的大小.当待测频率大于等于基准时钟频率时,采用直接测量法;当待测频率小于基准时钟频率时,采用多周期同步法.这样,系统在低频和高频段都能实现较高的测频精度,突破了基准时钟频率对精度的限制,从而在整体上提高了系统的测频性能.

优化模块主要对计数结果进行优化处理,以进一步提高系统的测频精度.其原理是把若干个测频结果加权平均,把加权平均的结果作为系统最后的测频结果,以减小计数器的误差对整个系统的影响.优化模块的复位信号由控制模块提供,结果由计数模块接提供.优化模块将计数结果存储到内部寄存器后,产生一标志信号,送到控制模块,以便新的一轮的频率测量,从而实现连续不间断测频.测频结果经优化后送显示模块显示.

显示模块的主要工作是产生共阴级数码管显示所需的控制信号和数据信号,将从优化模块得到的测频结果最终用数码管实时显示出来.模块内用于循环显示的时钟由基准时钟经分频处理后得到.显示模块将二进制的结果信号转换成B同时对数码管以较高的频率不断重复进行刷CD码的形式输入给数码管,

新.模块输出的某一数码管选通信号为低电平时,表示该数码管被选中有效,可以进行显示操作.所需显示数据由模块输出的数据信号提供,根据数据信号各位是否为低电平决定是否点亮数码管中对应的显示段.

整个系统有

4个输入信号,

分别为基准时钟

信号、待测时钟

信号、系统复位

信号(高电平有

效)和开始测量

脉冲信号;输出

信号有2个,即

各个数码管选通

信号和系统输出

数据信号,如图西安工程科技学院学报第19卷图5数字频率计系统结构

图5各信号的作用如下:同时作用于系统的5个模块,整个系5示.(1)基准时钟信号由外加晶提供,

统都以它为基准,基准频率经二分频后得到各模块内部所用的时钟信号.

经过外加整形电路的整形与放大,符合标准方波的输入要求.(2)待测时钟信号作用于计数模块,

用于对整个系统的复位工作,为高电平有效.一般在每次测量前(3)系统复位信号作用于控制模块,

都要对系统进行复位操作,系统复位后处于等待测量状态.

作用于控制模块,其脉冲宽度大于模块的(4)系统开始测量信号指示系统开始连续不间断的测量,

一个时钟周期.当系统收到此信号后,就开始对待测时钟信号进行频率测量并输出测量结果.

控制信号低电平时表(5)输出的数码管选通信号和系统输出数据信号用于控制数码管的实时显示,

示该控制信号对应的数码管可以进行显示操作,数据信号输出数码管显示所需的数据.

4结束语

采用自上而下的设计方法,将数字频率计系统划分为5个子模块,针对各个子模块分别进行设计与编程,充分利用V同时考虑器件的时延对系统的影响.设计出的系统经过MAHDL语言的并行处理功能,_+

最终完全实现了预定的功能,在测量范围、测量精度、测量速度以及系统造价等方面PLUSⅡ的仿真验证,

-7都比以前有较大的改善.对于1H的频率范围,其测量精度达1并且在低频和高频都具z～50MHz0Hz,

有较好的测频性能,能够满足一定场合的测频要求.